| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题研究背景与意义 | 第9页 |
| 1.2 国内外研究现状 | 第9-12页 |
| 1.3 本文主要研究内容与章节安排 | 第12-13页 |
| 第二章 频率合成理论与分析 | 第13-31页 |
| 2.1 频率合成的概念 | 第13-15页 |
| 2.1.1 直接频率合成器 | 第13页 |
| 2.1.2 锁相频率合成器 | 第13-14页 |
| 2.1.3 直接数字频率合成器 | 第14页 |
| 2.1.4 混合频率合成器 | 第14-15页 |
| 2.2 频率合成器的主要技术指标 | 第15-17页 |
| 2.2.1 频率范围 | 第15页 |
| 2.2.2 输出频率间隔 | 第15-16页 |
| 2.2.3 频率准确度和稳定度 | 第16页 |
| 2.2.4 频率转换时间 | 第16页 |
| 2.2.5 频谱纯度 | 第16-17页 |
| 2.3 锁相环技术 | 第17-27页 |
| 2.3.1 锁相环路的组成及工作原理 | 第17-18页 |
| 2.3.2 锁相环路的数学模型 | 第18-24页 |
| 2.3.3 锁相环路传输特性分析 | 第24-27页 |
| 2.4 直接数字频率合成技术 | 第27-30页 |
| 2.4.1 DDS 原理及应用 | 第27-29页 |
| 2.4.2 DDS 性能分析 | 第29-30页 |
| 2.5 本章小结 | 第30-31页 |
| 第三章 频率合成电路设计与实现 | 第31-62页 |
| 3.1 功能概述 | 第31页 |
| 3.2 技术指标 | 第31-32页 |
| 3.3 DDS+PLL 频率合成方案介绍 | 第32-33页 |
| 3.4 方案选择 | 第33-35页 |
| 3.5 时钟产生电路的设计 | 第35-40页 |
| 3.5.1 20MHz 功分器实现 | 第35-39页 |
| 3.5.2 859.2MHz 参考时钟实现 | 第39-40页 |
| 3.6 直接数字频率合成器实现 | 第40-44页 |
| 3.6.1 DDS 的外围电路设计 | 第41-42页 |
| 3.6.2 低通滤波器设计 | 第42-44页 |
| 3.7 2380MHz ~4210MHz 锁相环路实现 | 第44-53页 |
| 3.8 2280MHz 和 1140MHz 点频实现 | 第53-56页 |
| 3.9 电磁兼容设计 | 第56-58页 |
| 3.9.1 屏蔽设计 | 第56页 |
| 3.9.2 电源及去耦设计 | 第56-57页 |
| 3.9.3 接地 | 第57页 |
| 3.9.4 PCB 设计 | 第57-58页 |
| 3.10 测试结果分析 | 第58-61页 |
| 3.11 本章小结 | 第61-62页 |
| 总结与展望 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 攻读硕士学位期间取得的研究成果 | 第65-66页 |
| 致谢 | 第66-67页 |
| 附件 | 第67页 |