基于FPGA的殉爆试验测试技术研究
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第8-14页 |
| 1.1 选题背景及研究意义 | 第8页 |
| 1.2 破片测速技术研究概述 | 第8-10页 |
| 1.3 冲击波测试技术研究概述 | 第10-11页 |
| 1.4 存储测试技术研究概述 | 第11-13页 |
| 1.5 论文的研究内容与组织架构 | 第13-14页 |
| 2 总体方案分析及设计 | 第14-20页 |
| 2.1 殉爆测试系统组成 | 第14-16页 |
| 2.1.1 存储测试仪子系统组成 | 第15页 |
| 2.1.2 破片速度测试仪子系统组成 | 第15-16页 |
| 2.2 殉爆测试系统设计指标与设计原则 | 第16-17页 |
| 2.3 两个子系统的控制器方案的分析及选择 | 第17-18页 |
| 2.4 殉爆试验的理论依据 | 第18-19页 |
| 2.5 本章小结 | 第19-20页 |
| 3 系统硬件设计 | 第20-36页 |
| 3.1 存储测试仪硬件设计 | 第20-31页 |
| 3.1.1 FPGA最小系统电路设计 | 第20-22页 |
| 3.1.2 传感器选型与调理电路设计 | 第22-24页 |
| 3.1.3 AD转换电路设计 | 第24-25页 |
| 3.1.4 Flash存储电路设计 | 第25-26页 |
| 3.1.5 通信接口电路设计 | 第26-28页 |
| 3.1.6 电源模块电路设计 | 第28-31页 |
| 3.2 破片速度测试仪硬件设计 | 第31-34页 |
| 3.2.1 应变信号调理电路设计 | 第31-32页 |
| 3.2.2 功能选择电路设计 | 第32-33页 |
| 3.2.3 数码管显示电路设计 | 第33页 |
| 3.2.4 电源模块电路设计 | 第33-34页 |
| 3.3 PCB设计与制作 | 第34-35页 |
| 3.4 本章小结 | 第35-36页 |
| 4 系统控制逻辑的设计与实现 | 第36-54页 |
| 4.1 存储测试仪控制逻辑设计 | 第36-49页 |
| 4.1.1 时钟逻辑设计 | 第36-37页 |
| 4.1.2 复位逻辑设计 | 第37-38页 |
| 4.1.3 AD控制逻辑设计 | 第38-40页 |
| 4.1.4 Flash控制逻辑设计 | 第40-47页 |
| 4.1.5 可靠触发和FIFO缓存技术 | 第47-48页 |
| 4.1.6 USB通信逻辑设计 | 第48-49页 |
| 4.2 破片速度测试仪控制逻辑设计 | 第49-53页 |
| 4.2.1 计时控制逻辑设计 | 第49-50页 |
| 4.2.2 时标选择逻辑设计 | 第50-51页 |
| 4.2.3 数码管显示逻辑设计 | 第51-53页 |
| 4.3 本章小结 | 第53-54页 |
| 5 存储测试仪子系统软件设计 | 第54-63页 |
| 5.1 基于Nios Ⅱ处理器的软件设计 | 第54-58页 |
| 5.1.1 Nios Ⅱ软核简介 | 第54页 |
| 5.1.2 Nios Ⅱ软核搭建 | 第54-56页 |
| 5.1.3 Nios Ⅱ程序设计 | 第56-58页 |
| 5.2 USB驱动程序开发 | 第58-59页 |
| 5.3 通信协议指令集的设计 | 第59-61页 |
| 5.4 基于MFC的上位机软件设计 | 第61-62页 |
| 5.5 本章小结 | 第62-63页 |
| 6 系统性能测试与验证 | 第63-73页 |
| 6.1 存储测试仪功能验证 | 第63-68页 |
| 6.1.1 各功能模块时序仿真 | 第63-66页 |
| 6.1.2 硬件单元在线调试 | 第66-68页 |
| 6.1.3 系统整体功能验证 | 第68页 |
| 6.2 破片速度测试仪功能验证 | 第68-72页 |
| 6.2.1 数码管显示功能验证 | 第69页 |
| 6.2.2 时标选择功能验证 | 第69-70页 |
| 6.2.3 计时功能验证 | 第70-71页 |
| 6.2.4 模拟计时测试 | 第71-72页 |
| 6.3 本章小结 | 第72-73页 |
| 7 总结与展望 | 第73-75页 |
| 7.1 全文工作总结 | 第73-74页 |
| 7.2 展望 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-79页 |
| 附录1 | 第79-81页 |
| 附录2 | 第81页 |
