| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 研究背景 | 第11-13页 |
| 1.2 相关研究 | 第13-14页 |
| 1.3 本文主要工作 | 第14页 |
| 1.4 本文的组织结构 | 第14-16页 |
| 第二章 QDR SRAM技术背景 | 第16-26页 |
| 2.1 静态随机存储器SRAM | 第16-19页 |
| 2.1.1 SRAM存储单元 | 第16-18页 |
| 2.1.2 SRAM存储器 | 第18-19页 |
| 2.2 DDR SRAM | 第19-21页 |
| 2.3 QDR SRAM | 第21-25页 |
| 2.3.1 QDRII+ SRAM时钟策略 | 第22-23页 |
| 2.3.2 QDRII+ SRAM读写时序 | 第23-25页 |
| 2.4 本章总结 | 第25-26页 |
| 第三章 QDR SRAM PHY模块的逻辑设计与验证 | 第26-41页 |
| 3.1 物理传输层PHY功能说明 | 第26-29页 |
| 3.2 物理传输通路的详细设计 | 第29-36页 |
| 3.2.1 时钟与复位管理模块 | 第29-31页 |
| 3.2.2 地址与命令发送模块 | 第31页 |
| 3.2.3 写数据通路模块 | 第31-32页 |
| 3.2.4 延迟校准模块及延时单元的电路设计 | 第32-35页 |
| 3.2.5 读数据通路模块 | 第35-36页 |
| 3.3 逻辑功能验证 | 第36-40页 |
| 3.3.1 延时校准模块仿真验证 | 第36-37页 |
| 3.3.2 整体模块的仿真 | 第37-38页 |
| 3.3.3 QDR PHY连同控制器与存储体的仿真验证 | 第38-40页 |
| 3.4 本章总结 | 第40-41页 |
| 第四章 定制可调延时单元的设计与验证 | 第41-48页 |
| 4.1 延时单元的电路设计 | 第41-44页 |
| 4.1.1 延时单元电路 | 第42-43页 |
| 4.1.2 延时链电路仿真 | 第43-44页 |
| 4.2 延时链的定制版图设计 | 第44-45页 |
| 4.3 LEF与LIB视图的提取 | 第45-46页 |
| 4.4 可调延时单元的物理设计组装 | 第46-48页 |
| 第五章 物理传输层整体模块的物理设计 | 第48-60页 |
| 5.1 数字部分的逻辑综合与设计约束 | 第48-49页 |
| 5.2 模块物理设计 | 第49-59页 |
| 5.3 本章总结 | 第59-60页 |
| 第六章 模块的IP封装 | 第60-64页 |
| 6.1 静态电压降分析 | 第60-61页 |
| 6.2 功耗的静态分析 | 第61-62页 |
| 6.3 编写行为级模型 | 第62-64页 |
| 第七章 总结与展望 | 第64-66页 |
| 7.1 总结 | 第64页 |
| 7.2 对未来工作的展望 | 第64-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 作者在学期间取得的学术成果 | 第70页 |