基于JESD204B的高速采集模块设计与实现
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第一章 绪论 | 第9-12页 |
| 1.1 高速采集模块背景 | 第9-10页 |
| 1.2 本文主要工作 | 第10-11页 |
| 1.3 本文的结构安排 | 第11-12页 |
| 第二章 JESD204B接口技术研究 | 第12-28页 |
| 2.1 JESD204B发展介绍 | 第12-15页 |
| 2.2 JESD204B应用层 | 第15-17页 |
| 2.3 JESD204B传输层 | 第17-19页 |
| 2.4 JESD204B数据链路层 | 第19-24页 |
| 2.4.1 链路层数据变换 | 第20-23页 |
| 2.4.2 链路建立与检测 | 第23-24页 |
| 2.5 JESD204B物理层 | 第24-25页 |
| 2.6 JESD204B确定性延迟 | 第25-27页 |
| 2.7 本章小结 | 第27-28页 |
| 第三章 高速采集模块方案设计 | 第28-40页 |
| 3.1 需求分析 | 第28-31页 |
| 3.1.1 接收架构分析 | 第28-30页 |
| 3.1.2 接收机指标分析 | 第30-31页 |
| 3.2 总体方案设计 | 第31-32页 |
| 3.2.1 采样频率与分辨率 | 第31-32页 |
| 3.2.2 高速采样模块组成 | 第32页 |
| 3.3 详细方案设计 | 第32-39页 |
| 3.3.1 ADC选型 | 第32-34页 |
| 3.3.2 FPGA选型 | 第34-35页 |
| 3.3.3 时钟设计 | 第35-38页 |
| 3.3.4 电源设计 | 第38-39页 |
| 3.4 本章小结 | 第39-40页 |
| 第四章 JESD204B接口设计 | 第40-49页 |
| 4.1 ADC端JESD204B接口设计 | 第40-43页 |
| 4.1.1 应用层设计 | 第40-41页 |
| 4.1.2 参数配置接口 | 第41页 |
| 4.1.3 链路层配置 | 第41-42页 |
| 4.1.4 JESD204B内部时钟 | 第42-43页 |
| 4.2 FPGA端JESD204B接口设计 | 第43-46页 |
| 4.2.1 接口规划 | 第44页 |
| 4.2.2 接口IP设计 | 第44-46页 |
| 4.3 接口仿真 | 第46-48页 |
| 4.4 本章小结 | 第48-49页 |
| 第五章 多通道数字下变频设计 | 第49-57页 |
| 5.1 数字下变频原理 | 第49-50页 |
| 5.2 数字下变频设计 | 第50-56页 |
| 5.2.1 NCO与混频器 | 第50-51页 |
| 5.2.2 滤波与抽取 | 第51-56页 |
| 5.3 本章小结 | 第56-57页 |
| 第六章 测试与验证 | 第57-63页 |
| 6.1 高速采集模块硬件 | 第57页 |
| 6.2 模块测试 | 第57-62页 |
| 6.3 本章小结 | 第62-63页 |
| 第七章 总结及展望 | 第63-65页 |
| 7.1 本文主要工作 | 第63-64页 |
| 7.2 下一步工作展望 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-68页 |
| 攻硕期间取得的研究成果 | 第68-69页 |
