| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 课题研究背景及面临的问题 | 第14-16页 |
| 1.2 课题相关研究现状 | 第16-18页 |
| 1.2.1 NAND闪存的信道研究 | 第16-17页 |
| 1.2.2 差错控制技术的闪存应用现状 | 第17-18页 |
| 1.3 研究意义及前景 | 第18页 |
| 1.4 本文研究工作和内容安排 | 第18-20页 |
| 第二章 NAND闪存基础及LDPC译码算法研究 | 第20-32页 |
| 2.1 NAND闪存特性 | 第20-23页 |
| 2.1.1 闪存单元的结构 | 第20-22页 |
| 2.1.2 NAND闪存的操作模型 | 第22-23页 |
| 2.2 闪存信道中的干扰源 | 第23-24页 |
| 2.2.1 单元间干扰 | 第23-24页 |
| 2.2.2 Program/Erase循环的影响 | 第24页 |
| 2.3 低密度奇偶校验码的译码原理与方法 | 第24-31页 |
| 2.3.1 线性分组码简介 | 第24-25页 |
| 2.3.2 LDPC码描述及Tanner图的表示 | 第25-27页 |
| 2.3.3 LDPC码的译码思想及方法 | 第27-31页 |
| 2.4 本章小结 | 第31-32页 |
| 第三章 NAND闪存模型及均匀感知策略下的LDPC码译码 | 第32-50页 |
| 3.1 闪存信道模型 | 第32-43页 |
| 3.1.1 阈值电压模型 | 第32-33页 |
| 3.1.2 噪声模型 | 第33-39页 |
| 3.1.3 均衡化补偿技术 | 第39-40页 |
| 3.1.4 模型流程及仿真 | 第40-43页 |
| 3.2 均匀感知策略的LDPC码译码 | 第43-47页 |
| 3.2.1 闪存模型中的均匀感知 | 第43-46页 |
| 3.2.2 比特反转译码算法 | 第46-47页 |
| 3.3 实验结果及分析 | 第47-49页 |
| 3.3.1 均匀多精度感知 | 第47-48页 |
| 3.3.2 均匀感知的比特反转译码算法 | 第48-49页 |
| 3.4 本章小结 | 第49-50页 |
| 第四章 NAND闪存非均匀感知策略下的LDPC码译码 | 第50-60页 |
| 4.1 闪存模型电压分布特点 | 第50-51页 |
| 4.2 非均匀感知策略的LDPC码译码 | 第51-55页 |
| 4.2.1 非均匀感知策略 | 第51-54页 |
| 4.2.2 最小和译码算法 | 第54-55页 |
| 4.3 实验结果与对比 | 第55-58页 |
| 4.3.1 非均匀感知策略的仿真 | 第55-56页 |
| 4.3.2 非均匀感知的BF译码算法 | 第56-57页 |
| 4.3.3 非均匀感知的MS译码算法 | 第57-58页 |
| 4.4 本章小结 | 第58-60页 |
| 结束语 | 第60-62页 |
| 参考文献 | 第62-66页 |
| 致谢 | 第66-68页 |
| 作者简介 | 第68-69页 |