| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 第一章 绪论 | 第8-11页 |
| ·背景和意义 | 第8-9页 |
| ·国内外发展现状 | 第9页 |
| ·本文结构和章节安排 | 第9-11页 |
| 第二章 锁相环电路基本原理 | 第11-25页 |
| ·工作原理 | 第11-12页 |
| ·基本环路方程 | 第12-18页 |
| ·鉴相器 | 第12-14页 |
| ·环路滤波器 | 第14-16页 |
| ·压控振荡器 | 第16-17页 |
| ·锁相环的相位模型和基本方程 | 第17-18页 |
| ·锁相环工作过程的定性分析 | 第18-19页 |
| ·锁相环路的复频域分析 | 第19-22页 |
| ·锁相环的分类 | 第22-23页 |
| ·锁相频率合成 | 第23-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 基于simulink的锁相电路建模与仿真 | 第25-36页 |
| ·simulink介绍 | 第25页 |
| ·线性模拟锁相环的simulink模型的构建和仿真 | 第25-29页 |
| ·电荷泵锁相环频率合成器的simulink模型的构建和仿真 | 第29-34页 |
| ·电荷泵锁相环频率合成器的simulink模型的构建 | 第29-33页 |
| ·模型验证 | 第33-34页 |
| ·本章小结 | 第34-36页 |
| 第四章 电荷泵锁相频率合成器的设计和multisim仿真 | 第36-49页 |
| ·电荷泵锁相频率合成器的线性模型 | 第36-37页 |
| ·电荷泵锁相环环路滤波器的结构形式和传递函数 | 第37-39页 |
| ·三阶电荷泵锁相频率合成器的稳定性设计 | 第39-43页 |
| ·电荷泵锁相频率合成器的multisim模型和仿真 | 第43-48页 |
| ·本章小结 | 第48-49页 |
| 第五章 基于verilog的全数字锁相环设计与仿真 | 第49-63页 |
| ·触发器型数字锁相环（FF-DPLL)的整体结构和设计思路 | 第50-51页 |
| ·触发器型数字锁相环（FF-DPLL)的各模块原理与Verilog设计 | 第51-57页 |
| ·数字鉴相器原理与设计 | 第51-53页 |
| ·K计数器模块原理及其设计 | 第53-54页 |
| ·脉冲加减模块原理及其设计 | 第54-56页 |
| ·J分频器和N分频器的设计 | 第56-57页 |
| ·触发器型一阶DPLL的顶层模块描述 | 第57-58页 |
| ·环路动作过程和性能分析 | 第58-59页 |
| ·触发器型一阶DPLL的仿真测试与理论验证 | 第59-62页 |
| ·本章小结 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 致谢 | 第65-66页 |
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