| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-17页 |
| ·DDR系列内存的发展 | 第11-12页 |
| ·课题的研究背景与意义 | 第12-13页 |
| ·国内外研究现状 | 第13-15页 |
| ·本文的主要工作 | 第15页 |
| ·本文的组织结构 | 第15-17页 |
| 第二章 DDR3 技术特点与协议分析 | 第17-29页 |
| ·DDR3 技术特点 | 第17-21页 |
| ·DDR3 性能的提升 | 第17-18页 |
| ·DDR3 降低功耗技术 | 第18页 |
| ·DDR3 信号完整性的提高 | 第18-21页 |
| ·DDR3 电气特性与时序规范 | 第21-24页 |
| ·DDR3 电气特性 | 第21-22页 |
| ·DDR3 时序规范 | 第22-24页 |
| ·DDR3 协议分析 | 第24-28页 |
| ·DDR3 的工作原理 | 第24-26页 |
| ·DDR3 的三大时序参数 | 第26页 |
| ·DDR3 的读写协议分析 | 第26-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 DDR3 系统混合建模与协同仿真 | 第29-49页 |
| ·DDR3 系统设计目标与设计考虑 | 第29-33页 |
| ·DDR3 系统的设计目标 | 第29页 |
| ·DDR3 系统的板级设计考虑 | 第29-33页 |
| ·DDR3 系统的混合建模与分析 | 第33-39页 |
| ·芯片I/O Buffer的建模 | 第34-35页 |
| ·芯片封装模型的分析 | 第35-37页 |
| ·PCB板级互连模型分析 | 第37-38页 |
| ·DIMM子板EBD模型简介 | 第38-39页 |
| ·DDR3 系统Die、Package、PCB协同仿真 | 第39-48页 |
| ·高速互连系统SI仿真与设计方法 | 第39-44页 |
| ·DDR3 系统Die、Package、PCB协同仿真 | 第44-48页 |
| ·本章小结 | 第48-49页 |
| 第四章 DDR3 系统SI、PI以及时序设计实现 | 第49-72页 |
| ·DDR3 系统信号完整性设计 | 第49-57页 |
| ·DDR3 存储控制器I/O Buffer的选型 | 第49-51页 |
| ·DDR3 数据信号ODT策略仿真 | 第51-53页 |
| ·多层板Via引起的衰减与时延分析 | 第53-57页 |
| ·DDR3 系统电源完整性设计 | 第57-63页 |
| ·PCB板电源平面设计 | 第57-60页 |
| ·SSO噪声分析 | 第60-63页 |
| ·DDR3 系统时序分析 | 第63-70页 |
| ·DDR3 源同步信号 | 第63-65页 |
| ·影响时序的因素评估 | 第65-68页 |
| ·DDR3 写操作时序裕量预算 | 第68-70页 |
| ·本章小结 | 第70-72页 |
| 第五章 DDR3 系统信号完整性测试 | 第72-83页 |
| ·DDR3 系统测试准备 | 第72-74页 |
| ·DDR3 系统测试平台简介 | 第72-73页 |
| ·DDR3 系统测试准备 | 第73-74页 |
| ·DDR3 系统信号完整性测试与仿真验证 | 第74-82页 |
| ·DDR3 系统裸板信号完整性测试 | 第74-76页 |
| ·DDR3 系统信号噪声测试与仿真验证 | 第76-82页 |
| ·本章小结 | 第82-83页 |
| 第六章 结束语 | 第83-85页 |
| ·本文的工作总结 | 第83-84页 |
| ·工作展望 | 第84-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-89页 |
| 作者在学期间取得的学术成果 | 第89页 |