一种组合导航计算硬件平台的设计与实现
| 摘要 | 第3-4页 |
| 英文摘要 | 第4-8页 |
| 1 绪论 | 第8-12页 |
| 1.1 课题研究背景 | 第8-9页 |
| 1.2 嵌入式导航计算硬件平台发展现状 | 第9-10页 |
| 1.3 研究意义及主要工作 | 第10-12页 |
| 2 导航计算硬件平台需求分析 | 第12-18页 |
| 2.1 微型化需求分析 | 第12-13页 |
| 2.2 SINS/GPS组合导航运算需求分析 | 第13-15页 |
| 2.3 多路异步串口扩展需求分析 | 第15-16页 |
| 2.4 本章小结 | 第16-18页 |
| 3 硬件平台搭建 | 第18-36页 |
| 3.1 总体方案设计 | 第18-19页 |
| 3.2 外围电路设计 | 第19-31页 |
| 3.2.1 电源方案 | 第19-22页 |
| 3.2.2 时钟电路设计 | 第22-24页 |
| 3.2.3 JTAG调试接口设计 | 第24-26页 |
| 3.2.4 异步串行接口电路 | 第26-29页 |
| 3.2.5 BOOT启动模式选择电路 | 第29-31页 |
| 3.3 存储器硬件电路设计 | 第31-34页 |
| 3.3.1 SDRAM存储器电路 | 第31-32页 |
| 3.3.2 NAND FLASH存储电路 | 第32-34页 |
| 3.4 硬件平台PCB设计 | 第34-35页 |
| 3.5 本章小结 | 第35-36页 |
| 4 导航计算硬件平台的逻辑实现 | 第36-62页 |
| 4.1 异步串行通信协议 | 第36-37页 |
| 4.2 UART的 IP核总体设计 | 第37-46页 |
| 4.2.1 设计要求 | 第37页 |
| 4.2.2 IP核功能模块组成 | 第37-38页 |
| 4.2.3 UART顶层端口描述 | 第38-40页 |
| 4.2.4 内部寄存器设计 | 第40-46页 |
| 4.3 各功能模块设计 | 第46-56页 |
| 4.3.1 波特率发生器 | 第46-47页 |
| 4.3.2 发送模块 | 第47-48页 |
| 4.3.3 接收模块 | 第48-53页 |
| 4.3.4 异步FIFO设计 | 第53-54页 |
| 4.3.5 中断仲裁控制 | 第54-56页 |
| 4.4 DSP与 FPGA间的通讯 | 第56-61页 |
| 4.4.1 FPGA与 DSP的接口设计 | 第56页 |
| 4.4.2 EMIFA时序设计 | 第56-59页 |
| 4.4.3 EMIFA地址映射 | 第59页 |
| 4.4.4 UART端口控制信号逻辑设计 | 第59-61页 |
| 4.5 本章小结 | 第61-62页 |
| 5 时序仿真及硬件平台测试 | 第62-70页 |
| 5.1 时序仿真 | 第62-64页 |
| 5.1.1 发送模块仿真 | 第63页 |
| 5.1.2 接收模块仿真 | 第63-64页 |
| 5.2 硬件平台调试 | 第64-68页 |
| 5.2.1 电源测试 | 第64-66页 |
| 5.2.2 UART的 IP核功能测试 | 第66-68页 |
| 5.3 本章小结 | 第68-70页 |
| 6 总结与展望 | 第70-72页 |
| 6.1 本文工作总结 | 第70页 |
| 6.2 未来工作展望 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 附录 | 第76-78页 |
| A.作者在攻读硕士学位期间参与的科研项目目录 | 第76页 |
| B.学位论文数据集 | 第76-78页 |
| 致谢 | 第78页 |
