基于GPU的SC-LDPC码译码加速研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-13页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-25页 |
| 1.1 研究背景及选题意义 | 第17-18页 |
| 1.2 GPU与CUDA的发展 | 第18-19页 |
| 1.2.1 图形处理器及GPU的发展 | 第18页 |
| 1.2.2 GPGPU的提出 | 第18-19页 |
| 1.2.3 CUDA的发展应用 | 第19页 |
| 1.3 信道编码理论及卷积LDPC码的研究现状 | 第19-23页 |
| 1.3.1 数字通信系统与信道编码理论 | 第19-20页 |
| 1.3.2 卷积LDPC码的发展及研究现状 | 第20-22页 |
| 1.3.3 译码算法在GPU上的应用现状 | 第22-23页 |
| 1.4 主要研究内容 | 第23页 |
| 1.5 论文结构安排 | 第23-25页 |
| 第二章 GPU架构与卷积LDPC码 | 第25-45页 |
| 2.1 高性能并行计算设备GPU | 第25-27页 |
| 2.1.1 CPU与GPU之间的通信及性能差异 | 第25-26页 |
| 2.1.2 GPU的硬件组成 | 第26-27页 |
| 2.1.3 GPU的软件体系 | 第27页 |
| 2.2 CUDA编程基础 | 第27-30页 |
| 2.2.1 CUDA环境搭建 | 第27-28页 |
| 2.2.2 主机与设备的划分 | 第28页 |
| 2.2.3 NVCC编译器及CUDA编程模型 | 第28-29页 |
| 2.2.4 CUDA优化策略 | 第29-30页 |
| 2.3 卷积LDPC码的基本概念 | 第30-32页 |
| 2.3.1 LDPC码的定义 | 第30页 |
| 2.3.2 卷积LDPC码的定义 | 第30-31页 |
| 2.3.3 简单码集 | 第31-32页 |
| 2.4 卷积LDPC码的构造及编码 | 第32-34页 |
| 2.5 卷积LDPC码的Tanner图 | 第34-36页 |
| 2.6 卷积LDPC码的译码 | 第36-40页 |
| 2.6.1 卷积LDPC码的译码器 | 第36-38页 |
| 2.6.2 卷积LDPC码的译码算法 | 第38-40页 |
| 2.7 基于GPU的译码器 | 第40-44页 |
| 2.7.1 CUDA架构下线程层次的划分 | 第40-41页 |
| 2.7.2 CUDA架构下的存储系统 | 第41-43页 |
| 2.7.3 与单线程CPU译码器的比较 | 第43-44页 |
| 2.8 本章小结 | 第44-45页 |
| 第三章 基于GPU的卷积LDPC译码器粗粒度设计 | 第45-65页 |
| 3.1 译码器工作内容 | 第45-46页 |
| 3.2 白噪声的产生及初始化方式 | 第46-47页 |
| 3.3 基于查找表的校验矩阵压缩存储方案 | 第47-52页 |
| 3.3.1 卷积LDPC码校验矩阵的选取 | 第47-48页 |
| 3.3.2 校验矩阵的压缩存储 | 第48-50页 |
| 3.3.3 压缩校验矩阵的读取 | 第50-52页 |
| 3.4 译码器与GPU的线程映射和内存映射方案 | 第52-57页 |
| 3.4.1 码字与线程的映射设计 | 第52-54页 |
| 3.4.2 译码器与GPU的内存映射设计 | 第54-55页 |
| 3.4.3 仿真平台及实验结果 | 第55-57页 |
| 3.5 多流并行译码方案 | 第57-61页 |
| 3.5.1 多处理器串行译码方案 | 第57-58页 |
| 3.5.2 多流并行译码方案设计思路 | 第58页 |
| 3.5.3 多个CUDA流的实现 | 第58-60页 |
| 3.5.4 实验结果 | 第60-61页 |
| 3.6 多码字并行方案 | 第61-64页 |
| 3.6.1 多码字并行方案设计思路 | 第61-62页 |
| 3.6.2 外信息合并访问的实现 | 第62-63页 |
| 3.6.3 实验结果 | 第63-64页 |
| 3.7 本章小结 | 第64-65页 |
| 第四章 基于GPU的译码器细粒度优化及性能测试 | 第65-79页 |
| 4.1 译码器细粒度优化设计 | 第65-69页 |
| 4.1.1 kernel函数内部算法优化 | 第65-67页 |
| 4.1.2 隐藏数据传输时间的方法 | 第67-68页 |
| 4.1.3 显存分配优化 | 第68页 |
| 4.1.4 实验结果 | 第68-69页 |
| 4.2 TLP和线程块的最优配置 | 第69-71页 |
| 4.2.1 TLP和线程块配置优化 | 第69-70页 |
| 4.2.2 实验结果 | 第70-71页 |
| 4.3 参数对译码速度的影响 | 第71-72页 |
| 4.4 显卡对译码速度的影响 | 第72-73页 |
| 4.5 算法对译码速度的影响 | 第73-74页 |
| 4.6 译码器性能测试 | 第74-76页 |
| 4.6.1 迭代次数对译码性能的影响 | 第74-75页 |
| 4.6.2 译码算法对译码性能的影响 | 第75-76页 |
| 4.7 与其他文献成果的对比 | 第76-77页 |
| 4.8 本章小结 | 第77-79页 |
| 第五章 总结 | 第79-81页 |
| 5.1 全文总结 | 第79页 |
| 5.2 未来展望 | 第79-81页 |
| 参考文献 | 第81-85页 |
| 致谢 | 第85-87页 |
| 作者简介 | 第87-88页 |
