QKD后处理的LDPC误码协商算法研究及硬件实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题的研究背景及意义 | 第9-12页 |
| 1.1.1 经典密码学面临的问题 | 第9-10页 |
| 1.1.2 QKD的理论基础及意义 | 第10-11页 |
| 1.1.3 QKD后处理的流程简介 | 第11-12页 |
| 1.2 误码协商算法的研究现状 | 第12-13页 |
| 1.3 本文研究内容及组织结构 | 第13-15页 |
| 第2章 LDPC误码协商算法的理论基础 | 第15-27页 |
| 2.1 LDPC码简介 | 第15-16页 |
| 2.2 LDPC编译码算法 | 第16-20页 |
| 2.2.1 LDPC编码算法 | 第16页 |
| 2.2.2 信息传递算法 | 第16-17页 |
| 2.2.3 置信传播算法 | 第17-19页 |
| 2.2.4 最小和算法 | 第19-20页 |
| 2.2.5 归一化最小和算法 | 第20页 |
| 2.3 IEEE 802.16e的LDPC码 | 第20-22页 |
| 2.4 LDPC误码协商算法 | 第22-23页 |
| 2.5 暴露信息量的确定 | 第23-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第3章 误码协商算法的硬件设计及实现 | 第27-43页 |
| 3.1 硬件设计参数确定 | 第27-32页 |
| 3.1.1 校验矩阵的确定 | 第27-28页 |
| 3.1.2 扩展子的确定 | 第28-29页 |
| 3.1.3 归一化因子的确定 | 第29-30页 |
| 3.1.4 量化方案的确定 | 第30-31页 |
| 3.1.5 最大迭代次数的确定 | 第31-32页 |
| 3.2 Alice端编码模块设计 | 第32-35页 |
| 3.2.1 矩阵乘法优化 | 第32-33页 |
| 3.2.2 校正子生成算法 | 第33-34页 |
| 3.2.3 存储单元设计 | 第34页 |
| 3.2.4 状态机控制 | 第34-35页 |
| 3.3 Bob端译码模块设计 | 第35-42页 |
| 3.3.1 译码器结构选择 | 第35-36页 |
| 3.3.2 存储单元设计 | 第36-38页 |
| 3.3.3 状态机控制 | 第38-39页 |
| 3.3.4 流水线设计 | 第39页 |
| 3.3.5 校验节点处理单元 | 第39-41页 |
| 3.3.6 变量节点处理单元 | 第41-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第4章 误码协商模块的测试与分析 | 第43-55页 |
| 4.1 功能测试 | 第43-51页 |
| 4.1.1 交互信息读写测试 | 第43-45页 |
| 4.1.2 校验节点功能模块测试 | 第45-46页 |
| 4.1.3 变量节点功能模块测试 | 第46-47页 |
| 4.1.4 校正子生成模块测试 | 第47-49页 |
| 4.1.5 译码模块各信号测试 | 第49-51页 |
| 4.2 性能测试 | 第51-54页 |
| 4.2.1 性能指标测试 | 第51-53页 |
| 4.2.2 协商效率测试 | 第53-54页 |
| 4.2.3 资源消耗 | 第54页 |
| 4.3 本章小结 | 第54-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-62页 |
| 攻读学位期间发表的学术论文 | 第62-64页 |
| 致谢 | 第64页 |
