高清晰数字示波器的采集与存储模块硬件设计
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 本文的主要创新与贡献 | 第12页 |
| 1.4 课题的主要任务和论文结构 | 第12-14页 |
| 第二章 高速高清晰信号采集与存储系统方案分析 | 第14-25页 |
| 2.1 采集系统基本原理 | 第14-16页 |
| 2.2 高速高清晰并行采样技术 | 第16-20页 |
| 2.2.0 高速并行采样技术原理 | 第16-18页 |
| 2.2.1 高清晰采样技术原理 | 第18-19页 |
| 2.2.2 高速高清晰并行采集方案 | 第19-20页 |
| 2.3 高速高清晰数据流接收与大容量存储方案 | 第20-24页 |
| 2.3.1 高速数据流接收方案 | 第20-22页 |
| 2.3.2 高清晰数据大容量存储方案 | 第22-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 高速高清晰采集系统的实现 | 第25-44页 |
| 3.1 宽带信号驱动设计 | 第25-27页 |
| 3.2 ADC采集模块设计 | 第27-30页 |
| 3.3 高速低抖动采样时钟设计 | 第30-38页 |
| 3.3.1 时钟抖动对采集系统的影响 | 第30-32页 |
| 3.3.2 时钟芯片的选择与配置 | 第32-38页 |
| 3.4 高速高清晰并行采集系统实现 | 第38-43页 |
| 3.4.1 ADC并行采集设计 | 第38-39页 |
| 3.4.2 基于时间展宽电路的校正 | 第39-43页 |
| 3.5 本章小结 | 第43-44页 |
| 第四章 高清晰数据接收与大容量存储硬件设计 | 第44-71页 |
| 4.1 高速采样数据流接收设计 | 第44-50页 |
| 4.1.1 FPGA高级接口资源介绍与设计 | 第44-47页 |
| 4.1.2 系统时钟分析与设计 | 第47-50页 |
| 4.2 高清晰数据的大容量存储设计 | 第50-64页 |
| 4.2.2 大容量存储器控制器设计 | 第51-57页 |
| 4.2.3 大容量存储读写跨时钟转换模块设计 | 第57-59页 |
| 4.2.4 大容量存储地址产生模块设计 | 第59-61页 |
| 4.2.5 大容量存储抽点与时基模块设计 | 第61-64页 |
| 4.3 分段存储设计 | 第64-69页 |
| 4.3.1 分段存储功能方案对比 | 第65-66页 |
| 4.3.2 分段存储控制模块设计 | 第66-67页 |
| 4.3.3 单幅波形存储控制设计 | 第67-69页 |
| 4.4 本章小结 | 第69-71页 |
| 第五章 系统功能与测试分析 | 第71-80页 |
| 5.1 系统测试方案分析 | 第71-73页 |
| 5.2 最高实时采样率测试 | 第73-74页 |
| 5.3 垂直分辨率测试 | 第74-75页 |
| 5.4 系统有效位数和信噪比测试 | 第75-76页 |
| 5.5 大容量存储功能测试 | 第76-78页 |
| 5.6 分段存储功能测试 | 第78-80页 |
| 第六章 全文总结与展望 | 第80-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-85页 |
| 攻读硕士学位期间取得的成果 | 第85页 |
