基于FPGA的LDPC码编译码研究及硬件实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 课题研究背景 | 第10-12页 |
| 1.2 LDPC码的发展与现状 | 第12-14页 |
| 1.2.1 LDPC码的构造 | 第12-13页 |
| 1.2.2 LDPC码的编码 | 第13-14页 |
| 1.2.3 LDPC码的译码 | 第14页 |
| 1.3 文章结构安排 | 第14-16页 |
| 第2章 LDPC码的基本原理 | 第16-31页 |
| 2.1 LDPC规则码的构造 | 第16页 |
| 2.2 LDPC码的Tanner图表示 | 第16-17页 |
| 2.3 LDPC码的编码算法 | 第17-20页 |
| 2.3.1 直接编码算法 | 第17-18页 |
| 2.3.2 基于下三角的编码 | 第18-19页 |
| 2.3.3 QC-LDPC编码算法 | 第19-20页 |
| 2.4 LDPC码的译码算法 | 第20-25页 |
| 2.4.1 BF译码算法 | 第20页 |
| 2.4.2 BP译码算法 | 第20-22页 |
| 2.4.3 LLR BP译码算法 | 第22-24页 |
| 2.4.4 最小和译码算法 | 第24-25页 |
| 2.5 性能仿真分析及方案确定 | 第25-30页 |
| 2.5.1 译码算法的确定 | 第26-27页 |
| 2.5.2 码长的确定 | 第27-28页 |
| 2.5.3 码率的确定 | 第28页 |
| 2.5.4 译码迭代次数的确定 | 第28-29页 |
| 2.5.5 系统方案确定 | 第29-30页 |
| 2.6 本章小结 | 第30-31页 |
| 第3章 LDPC码的编译码器的FPGA实现 | 第31-51页 |
| 3.1 QC-LDPC码编码的FPGA实现 | 第31-39页 |
| 3.1.1 QC-LDPC校验矩阵 | 第31-32页 |
| 3.1.2 QC-LDPC编码器的结构组成 | 第32-33页 |
| 3.1.3 编码单元的设计实现 | 第33-38页 |
| 3.1.4 仿真测试 | 第38-39页 |
| 3.2 QC-LDPC码译码的FPGA实现 | 第39-48页 |
| 3.2.1 QC-LDPC译码器的结构组成 | 第40页 |
| 3.2.2 QC-LDPC译码器的控制模块 | 第40-41页 |
| 3.2.3 信道初始似然值缓冲单元的设计 | 第41-42页 |
| 3.2.4 变量节点处理单元的设计 | 第42-44页 |
| 3.2.5 校验节点处理单元的设计 | 第44页 |
| 3.2.6 判决结果输出缓冲单元的设计 | 第44-45页 |
| 3.2.7 存储器安排与寻址方式设计 | 第45-46页 |
| 3.2.8 仿真验证 | 第46-48页 |
| 3.3 QPSK调制与解调的FPGA实现 | 第48-50页 |
| 3.3.1 QPSK调制的FPGA实现 | 第48-49页 |
| 3.3.2 QPSK调制模块仿真验证 | 第49-50页 |
| 3.3.3 QPSK解调的FPGA实现 | 第50页 |
| 3.4 本章小结 | 第50-51页 |
| 第4章 通信系统架构设计与测试验证 | 第51-62页 |
| 4.1 硬件平台设计 | 第51-56页 |
| 4.1.1 控制单元 | 第52页 |
| 4.1.2 数字处理单元 | 第52-54页 |
| 4.1.3 射频单元 | 第54-56页 |
| 4.2 通信系统测试验证 | 第56-61页 |
| 4.2.1 测试条件 | 第56-58页 |
| 4.2.2 发射端测试验证 | 第58-59页 |
| 4.2.3 接收端测试验证 | 第59-61页 |
| 4.3 本章小结 | 第61-62页 |
| 结论 | 第62-63页 |
| 参考文献 | 第63-68页 |
| 致谢 | 第68页 |
