码率兼容的QC-LDPC编解码器硬件设计与实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 1 概述 | 第7-14页 |
| 1.1 课题背景 | 第7页 |
| 1.2 信道编码简介 | 第7-8页 |
| 1.3 课题意义 | 第8-9页 |
| 1.4 国内外研究现状 | 第9-12页 |
| 1.5 论文的主要研究内容 | 第12-14页 |
| 2 LDPC码的简介 | 第14-20页 |
| 2.1 LDPC码的构造 | 第14-17页 |
| 2.2 LDPC码的编码原理 | 第17页 |
| 2.3 LDPC码的译码原理 | 第17-19页 |
| 2.4 本章小结 | 第19-20页 |
| 3 码率兼容LDPC码的编码器设计 | 第20-37页 |
| 3.1 生成矩阵G的推导 | 第20-26页 |
| 3.2 SRAA算法和RLA算法回顾 | 第26-28页 |
| 3.3 LDPC编码器优化设计技术路线 | 第28-34页 |
| 3.4 码率兼容的讨论 | 第34页 |
| 3.5 与现有方案的比较 | 第34-35页 |
| 3.6 本章小结 | 第35-37页 |
| 4 码率兼容的LDPC解码器设计 | 第37-46页 |
| 4.1 BP译码算法回顾 | 第37-38页 |
| 4.2 最小和译码算法 | 第38-41页 |
| 4.3 码率兼容LDPC译码器FPGA设计 | 第41-45页 |
| 4.4 本章小结 | 第45-46页 |
| 5 优化方案硬件实现与结果分析 | 第46-59页 |
| 5.1 实现平台 | 第46页 |
| 5.2 FPGA开发流程简介 | 第46-49页 |
| 5.3 码率兼容LDPC编码器的实现和验证 | 第49-54页 |
| 5.4 码率兼容LDPC译码器的实现和验证 | 第54-58页 |
| 5.5 本章小结 | 第58-59页 |
| 6 总结 | 第59-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-63页 |
