| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 论文研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.2.1 Predator控制器 | 第10-11页 |
| 1.2.2 AMC控制器 | 第11-12页 |
| 1.2.3 PRET控制器 | 第12页 |
| 1.3 研究内容与设计指标 | 第12-13页 |
| 1.4 论文的结构安排 | 第13-15页 |
| 第二章 RF自动测试平台及存储系统 | 第15-23页 |
| 2.1 RF自动测试平台介绍 | 第15-18页 |
| 2.1.1 测试平台功能描述 | 第15-16页 |
| 2.1.2 测试平台系统方案 | 第16-17页 |
| 2.1.3 FPGA测试基板 | 第17-18页 |
| 2.2 RF自动测试平台存储系统设计 | 第18-21页 |
| 2.2.1 静态存储器SRAM | 第18-19页 |
| 2.2.2 动态存储器SDRAM | 第19-20页 |
| 2.2.3 RF自动测试平台存储系统架构 | 第20-21页 |
| 2.3 本章小结 | 第21-23页 |
| 第三章 DDR2-SDRAM控制器方案设计 | 第23-37页 |
| 3.1 DDR2-SDRAM基础 | 第23-27页 |
| 3.1.1 DDR2内存模组(DIMM)结构 | 第23-26页 |
| 3.1.2 DDR2时序要求 | 第26-27页 |
| 3.2 DDR2-SDRAM存储控制器设计要点 | 第27-33页 |
| 3.2.1 仲裁 | 第28页 |
| 3.2.2 指令生成 | 第28-29页 |
| 3.2.3 存储映射 | 第29-32页 |
| 3.2.4 刷新机制 | 第32-33页 |
| 3.3 针对延迟优化的DDR2-SDRAM控制器方案设计 | 第33-36页 |
| 3.4 本章小结 | 第36-37页 |
| 第四章 DDR2-SDRAM控制器的硬件设计 | 第37-53页 |
| 4.1 控制器的整体架构与结构划分 | 第37-38页 |
| 4.2 初始化模块设计 | 第38-41页 |
| 4.2.1 功能描述 | 第38-40页 |
| 4.2.2 设计实现 | 第40-41页 |
| 4.3 命令生成模块设计 | 第41-44页 |
| 4.3.1 功能描述 | 第41-43页 |
| 4.3.2 设计实现 | 第43-44页 |
| 4.4 数据通路模块设计 | 第44-49页 |
| 4.4.1 写数据通路 | 第45-46页 |
| 4.4.2 读数据通路 | 第46-48页 |
| 4.4.3 双端口异步fifo | 第48-49页 |
| 4.5 主控制模块设计 | 第49-51页 |
| 4.5.1 主控状态机 | 第49-50页 |
| 4.5.2 刷新计数 | 第50-51页 |
| 4.6 本章小结 | 第51-53页 |
| 第五章 DDR2-SDRAM控制器验证与性能评估 | 第53-61页 |
| 5.1 仿真验证 | 第53-56页 |
| 5.1.1 测试平台搭建 | 第54-55页 |
| 5.1.2 测试激励设计 | 第55页 |
| 5.1.3 验证结果 | 第55-56页 |
| 5.2 FPGA验证 | 第56-58页 |
| 5.2.1 测试平台搭建 | 第56-57页 |
| 5.2.2 测试激励设计 | 第57-58页 |
| 5.2.3 验证结果 | 第58页 |
| 5.3 性能评估 | 第58-60页 |
| 5.3.1 带宽计算 | 第58-59页 |
| 5.3.2 延迟计算 | 第59页 |
| 5.3.3 性能比较 | 第59-60页 |
| 5.4 本章小结 | 第60-61页 |
| 第六章 总结与展望 | 第61-63页 |
| 6.1 总结 | 第61页 |
| 6.2 展望 | 第61-63页 |
| 参考文献 | 第63-65页 |
| 致谢 | 第65-67页 |
| 攻读硕士学位期间发表的论文 | 第67页 |