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面向短距离无线通信应用FEC码设计

摘要第4-5页
ABSTRACT第5页
第一章 绪论第9-13页
    1.1 课题背景及意义第9-10页
    1.2 国内外研究现状第10-11页
    1.3 论文研究内容和设计指标第11-12页
        1.3.1 研究内容第12页
        1.3.2 设计指标第12页
    1.4 论文组织结构第12-13页
第二章 FEC码及卷积码基础第13-27页
    2.1 GFSK基带芯片方案介绍第13-14页
    2.2 FEC基础第14-18页
        2.2.1 FEC码工作原理第14-16页
        2.2.2 FEC码分类第16-17页
        2.2.3 GFSK数字基带芯片中的FEC码第17-18页
    2.3 卷积码基础第18-21页
        2.3.1 卷积码的编码原理第18页
        2.3.2 卷积码的表示第18-21页
    2.4 VITERBI解码算法第21-26页
        2.4.1 最大似然解码第21-23页
        2.4.2 硬判决和软判决第23页
        2.4.3 VITERBI算法第23-24页
        2.4.4 VITERBI算法的性能第24-26页
    2.5 本章小结第26-27页
第三章 GFSK基带芯片FEC方案设计第27-43页
    3.1 GFSK基带芯片发射机方案设计第28-32页
        3.1.1 发射机设计概述第28页
        3.1.2 发射机设计第28-32页
    3.2 GFSK基带芯片接收机方案设计第32-34页
        3.2.1 接收机设计概述第32页
        3.2.2 接收机设计第32-34页
    3.3 GFSK基带芯片FEC编解码方案设计第34-39页
        3.3.1 基数算法方案设计第34-36页
        3.3.2 码率设计第36-37页
        3.3.3 约束距离方案设计第37-38页
        3.3.4 FEC整体方案设计第38-39页
    3.4 FEC模块方案MATLAB仿真第39-41页
    3.5 本章小结第41-43页
第四章 GFSK基带芯片FEC模块RTL设计实现第43-63页
    4.1 发射机FEC编码模块RTL设计第43-44页
        4.1.1 发射机FEC编码模块RTL设计第43-44页
        4.1.2 发射机FEC编码模块RTL仿真第44页
    4.2 接收机中FEC解码模块RTL设计第44-59页
        4.2.1 (2,1,3)卷积码VITERBI解码器总体设计第45-46页
        4.2.2 加比选(ACS)的RTL设计第46-51页
        4.2.3 分支度量计算模块RTL设计第51-52页
        4.2.4 幸存路径存储与交换模块(SMU)的RTL设计第52-59页
    4.3 接收机FEC模块控制与存储模块RTL设计第59-61页
        4.3.1 接收机FEC模块控制与存储模块RTL设计第59-61页
        4.3.2 接收机FEC模块控制与存储模块RTL仿真第61页
    4.4 GFSK基带芯片接收机FEC模块RTL整合第61-62页
    4.5 本章小结第62-63页
第五章 FPGA验证及分析第63-75页
    5.1 FEC模块的FPGA验证平台设计第63-67页
        5.1.1 QUARTUS设计流程介绍第63-64页
        5.1.2 FPGA验证平台设计第64-67页
    5.2 GFSK数字芯片FEC模块的FPGA验证第67-71页
        5.2.1 GFSK数字芯片FEC模块的FPGA验证结果与分析第67-70页
        5.2.2 GFSK数字芯片FEC模块的FPGA综合结果与分析第70-71页
    5.3 GFSK基带收发机FEC编解码模块独立和系统验证第71-74页
        5.3.1 GFSK基带芯片FEC模块独立验证与分析第71-72页
        5.3.2 GFSK基带芯片FEC模块系统验证与分析第72-74页
    5.4 本章小结第74-75页
第六章 总结与展望第75-77页
    6.1 总结第75页
    6.2 展望第75-77页
参考文献第77-79页
致谢第79-81页
攻读硕士学位期间发表的论文第81页

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