| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 课题研究背景 | 第16页 |
| 1.2 国内外研究现状与趋势 | 第16-18页 |
| 1.3 本文所做的工作和内容安排 | 第18-20页 |
| 第二章 微处理器关键技术介绍 | 第20-28页 |
| 2.1 冯·诺依曼结构和哈佛结构 | 第20页 |
| 2.2 CISC和RISC | 第20-21页 |
| 2.3 流水线技术 | 第21-22页 |
| 2.4 MIPS32指令集架构 | 第22-26页 |
| 2.4.1 寄存器 | 第22-23页 |
| 2.4.2 指令集 | 第23-25页 |
| 2.4.3 寻址方式 | 第25页 |
| 2.4.4 异常 | 第25-26页 |
| 2.5 PWM | 第26页 |
| 2.6 本章小结 | 第26-28页 |
| 第三章 MIPS微处理器整体结构设计 | 第28-32页 |
| 3.1 MIPS微处理器整体结构设计方案 | 第28-29页 |
| 3.2 Wishbone总线 | 第29-31页 |
| 3.2.1 Wishbone总线简介 | 第29-30页 |
| 3.2.2 Wishbone总线互联矩阵WB_CONMAX | 第30-31页 |
| 3.3 本章小结 | 第31-32页 |
| 第四章 MIPS微处理器内核设计 | 第32-50页 |
| 4.1 MIPS微处理器内核的总体设计方案 | 第32-33页 |
| 4.2 流水线设计方案 | 第33-34页 |
| 4.3 流水线相关问题及其处理 | 第34-38页 |
| 4.3.1 结构相关 | 第34页 |
| 4.3.2 数据相关 | 第34-37页 |
| 4.3.3 控制相关 | 第37-38页 |
| 4.4 MIPS内核五级流水线设计 | 第38-48页 |
| 4.4.1 取指阶段的设计 | 第38页 |
| 4.4.2 译码阶段的设计 | 第38-40页 |
| 4.4.3 执行阶段模块设计 | 第40-43页 |
| 4.4.4 访存阶段的设计 | 第43页 |
| 4.4.5 写回阶段各模块设计 | 第43-47页 |
| 4.4.6 流水线控制模块CTRL模块的设计 | 第47-48页 |
| 4.5 本章小结 | 第48-50页 |
| 第五章 MIPS微处理器的外设设计 | 第50-58页 |
| 5.1 Wishbone总线读写操作介绍 | 第50-52页 |
| 5.1.1 Wishbone总线接口信号 | 第50-51页 |
| 5.1.2 Wishbone总线单次读操作 | 第51页 |
| 5.1.3 Wishbone总线单次写操作 | 第51-52页 |
| 5.2 MIPS微处理器内核的总线接口设计 | 第52-53页 |
| 5.3 PWM模块的设计 | 第53-55页 |
| 5.3.1 PWM功能模块设计 | 第53-55页 |
| 5.3.2 PWM模块Wishbone总线接口的设计 | 第55页 |
| 5.4 一种IC参数一次可编程熔丝修调电路 | 第55-56页 |
| 5.5 本章小结 | 第56-58页 |
| 第六章 MIPS微处理器内核及外设的验证 | 第58-82页 |
| 6.1 验证技术与验证方案 | 第58-59页 |
| 6.1.1 验证技术概述 | 第58-59页 |
| 6.1.2 验证方案 | 第59页 |
| 6.2 MIPS微处理器内核的验证 | 第59-80页 |
| 6.2.1 流水线的运行验证 | 第59-61页 |
| 6.2.2 流水线数据相关的验证 | 第61页 |
| 6.2.3 load相关验证 | 第61-62页 |
| 6.2.4 指令集的验证 | 第62-80页 |
| 6.3 微处理器系统联调 | 第80页 |
| 6.4 本章小结 | 第80-82页 |
| 第七章 总结 | 第82-84页 |
| 参考文献 | 第84-86页 |
| 致谢 | 第86-88页 |
| 作者简介 | 第88-89页 |