| 摘要 | 第1-4页 |
| ABSTRACT | 第4-8页 |
| 第一章 绪论 | 第8-13页 |
| ·课题的设计背景 | 第8页 |
| ·课题的设计目标 | 第8-9页 |
| ·课题的研究手段和方法 | 第9-12页 |
| ·VHDL语言简介 | 第9页 |
| ·IP核及其设计流程 | 第9-11页 |
| ·FPGA简介 | 第11页 |
| ·RISC体系结构简介 | 第11-12页 |
| ·论文的结构安排 | 第12-13页 |
| 第二章 微控制器的总体设计 | 第13-26页 |
| ·微控制器的功能规格 | 第13-14页 |
| ·微控制器的基本功能 | 第13页 |
| ·微控制器的新功能 | 第13-14页 |
| ·微控制器系统结构 | 第14-18页 |
| ·传统MSC—51的系统结构 | 第14页 |
| ·微控制器系统结构 | 第14-18页 |
| ·微控制器指令格式设计 | 第18-19页 |
| ·微控制器流水线设计 | 第19-23页 |
| ·三级流水线设计 | 第19-20页 |
| ·微控制器流水线相关及解决办法 | 第20页 |
| ·微控制器相关检测 | 第20-22页 |
| ·流水线结构改进 | 第22-23页 |
| ·微控制器堆栈设计 | 第23-24页 |
| ·全同步设计 | 第24-26页 |
| 第三章 微控制器内核模块的设计 | 第26-44页 |
| ·pipeline_fd(取指级流水线)模块设计 | 第26-30页 |
| ·pipeline_ex(执行级流水线)模块的设计 | 第30-32页 |
| ·pipeline_wb(回写级流水线)模块的设计 | 第32-34页 |
| ·ALU(算术逻辑单元)的设计 | 第34-37页 |
| ·tim_count(计时/计数器模块)的设计 | 第37-38页 |
| ·uart(通用串行接口模块)的设计 | 第38-40页 |
| ·wt_dog(看门狗)的设计 | 第40-41页 |
| ·系统的合成 | 第41-44页 |
| 第四章 微处理器内核的验证 | 第44-65页 |
| ·微处理器内核的验证策略 | 第44-45页 |
| ·软件仿真 | 第45-59页 |
| ·ALU模块的仿真 | 第45-47页 |
| ·pipeline_ex(取指模块)的仿真 | 第47-49页 |
| ·pipeline_eX(执行模块)的仿真 | 第49-51页 |
| ·pipeline_wb(回写模块)的仿真 | 第51-52页 |
| ·uart(通用串行模块)的仿真 | 第52-53页 |
| ·time_count(计时器/计数器模块)的仿真 | 第53-55页 |
| ·wt_dog(看门狗模块)的仿真 | 第55-56页 |
| ·系统的仿真 | 第56-59页 |
| ·FPGA硬件验证 | 第59-65页 |
| ·约束及综合 | 第59-60页 |
| ·测试程序的设计 | 第60-62页 |
| ·实现 | 第62-63页 |
| ·下载运行 | 第63-65页 |
| 第五章 总结 | 第65-67页 |
| ·本课题的主要工作及创新点 | 第65-66页 |
| ·进一步的工作 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 致谢 | 第70页 |
