| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-13页 |
| ·研究背景和意义 | 第9-11页 |
| ·研究背景 | 第9-10页 |
| ·研究意义 | 第10-11页 |
| ·论文的主要工作 | 第11页 |
| ·论文的章节安排 | 第11-13页 |
| 第二章 卷积码和VITERBI译码算法 | 第13-23页 |
| ·信道编码与卷积码 | 第13-16页 |
| ·卷积码编码原理 | 第14页 |
| ·卷积码表示方法 | 第14-16页 |
| ·卷积码的最佳译码-VITERBI算法 | 第16-20页 |
| ·最大似然译码 | 第17-18页 |
| ·Viterbi译码算法原理 | 第18-19页 |
| ·卷积码的自由距离 | 第19-20页 |
| ·VITERBI算法复杂度和译码性能的平衡考虑 | 第20-23页 |
| ·硬判决译码和软判决译码 | 第20-21页 |
| ·卷积编码约束长度与编码增益以及Viterbi译码器复杂度的关系 | 第21页 |
| ·截尾译码与译码浓度的选择 | 第21页 |
| ·译码器幸存路径的选择输出 | 第21-23页 |
| 第三章(2,1,9)软判决VITERBI译码器的设计 | 第23-34页 |
| ·VITERBI译码器总体设计 | 第23-25页 |
| ·Viterbi译码器设计参数 | 第23页 |
| ·Viterbi译码器架构设计 | 第23-25页 |
| ·路径度量值的归一化处理 | 第25页 |
| ·ACS运算单元和路径度量值存储器的设计 | 第25-31页 |
| ·回溯算法和幸存路径存储器的设计 | 第31-34页 |
| 第四章 VITERBI译码器的FPGA实现 | 第34-50页 |
| ·FPGA芯片选型 | 第34-35页 |
| ·Altera产品概述 | 第34页 |
| ·Altera Cyclone系列FPGA | 第34-35页 |
| ·FPGA设计流程 | 第35-38页 |
| ·FPGA设计流程 | 第35-37页 |
| ·硬件设计语言与VerilogHDL | 第37-38页 |
| ·FPGA设计原则 | 第38-39页 |
| ·芯片资源和速度的平衡 | 第38页 |
| ·流水线技术 | 第38-39页 |
| ·VITERBI译码器各子模块的FPGA实现 | 第39-50页 |
| ·分支度量值计算模块BMG的实现 | 第39-41页 |
| ·加比选模块ACS的实现 | 第41-43页 |
| ·MtrCmp模块的实现 | 第43-45页 |
| ·DEC模块的实现 | 第45-47页 |
| ·Control模块的实现 | 第47-50页 |
| 第五章 系统仿真、综合与测试 | 第50-59页 |
| ·VITERBI译码器的功能仿真 | 第50-53页 |
| ·Viterbi译码器功能仿真平台 | 第50-51页 |
| ·使用Debussy提高调试效率 | 第51-52页 |
| ·—种巧妙的调试方法 | 第52-53页 |
| ·VITERBI译码器的综合和性能分析 | 第53-55页 |
| ·综合结果 | 第53-54页 |
| ·性能分析 | 第54-55页 |
| ·VITERBI译码器的硬件测试 | 第55-59页 |
| ·Viterbi译码器硬件测试平台 | 第55页 |
| ·Viterbi译码器测试方法: | 第55-56页 |
| ·使用Singaltapll逻辑分析仪调试FPGA | 第56-58页 |
| ·测试结果 | 第58-59页 |
| 第六章 结束语 | 第59-61页 |
| ·本文主要工作总结 | 第59-60页 |
| ·下一步工作展望 | 第60-61页 |
| 参考文献 | 第61-63页 |
| 附录1.缩略语及符号说明 | 第63-64页 |
| 致谢 | 第64-65页 |
| 攻读硕士学位期间发表论文 | 第65页 |
