基于扩展前缀和分组的SoC测试数据编码压缩方法研究
| 摘要 | 第1-6页 |
| Abstract | 第6-8页 |
| 致谢 | 第8-13页 |
| 第一章 绪论 | 第13-19页 |
| ·SoC概述 | 第13页 |
| ·研究背景 | 第13-14页 |
| ·研究意义 | 第14-15页 |
| ·研究现状 | 第15-17页 |
| ·创新点概要及结构安排 | 第17-19页 |
| 第二章 SoC测试方法 | 第19-33页 |
| ·测试技术 | 第19-21页 |
| ·数字逻辑核测试 | 第19-20页 |
| ·存储器核测试 | 第20页 |
| ·模拟/混合电路核测试 | 第20-21页 |
| ·处理器核测试 | 第21页 |
| ·测试基础 | 第21-24页 |
| ·测试向量生成 | 第21-23页 |
| ·测试数据压缩 | 第23-24页 |
| ·测试数据压缩方案 | 第24-33页 |
| ·内建自测试 | 第24-28页 |
| ·外建自测试 | 第28-29页 |
| ·编码压缩方案 | 第29-33页 |
| 第三章 应用扩展前缀编码的压缩方案 | 第33-44页 |
| ·基于游程的典型编码方案 | 第33-36页 |
| ·扩展前缀编码 | 第36-38页 |
| ·测试数据、功耗及压缩效果分析 | 第38-40页 |
| ·测试数据分析 | 第38-39页 |
| ·压缩效果分析 | 第39-40页 |
| ·测试功耗分析 | 第40-41页 |
| ·解码器的设计 | 第41-42页 |
| ·实验结果 | 第42-43页 |
| ·本方案小结 | 第43-44页 |
| 第四章 针对多扫描链的分组列相容测试数据压缩方法 | 第44-51页 |
| ·基于多扫描链的编码方案回顾 | 第44-45页 |
| ·分组列相容压缩方法 | 第45-47页 |
| ·算法描述 | 第47-48页 |
| ·解压电路设计 | 第48-49页 |
| ·实验结果 | 第49-50页 |
| ·本方案小结 | 第50-51页 |
| 第五章 总结与展望 | 第51-53页 |
| ·全文总结 | 第51页 |
| ·展望 | 第51-53页 |
| 参考文献 | 第53-57页 |
| 研究生期间撰写的论文 | 第57-58页 |
| 附录 | 第58页 |
