| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-14页 |
| ·选题背景 | 第12-13页 |
| ·课题研究的内容、成果和意义 | 第13页 |
| ·本文的组织结构 | 第13-14页 |
| 第二章 Cache设计技术 | 第14-18页 |
| ·通用微处理器Cache概述 | 第14-15页 |
| ·Cache的工作原理 | 第15页 |
| ·数据Cache的组织结构 | 第15-17页 |
| ·本章小结 | 第17-18页 |
| 第三章 数据Cache静态存储体逻辑电路设计和验证 | 第18-53页 |
| ·存储阵列 | 第18-20页 |
| ·数据读写电路设计 | 第20-21页 |
| ·SRAM存储单元 | 第21-30页 |
| ·预充电路设计 | 第30-31页 |
| ·译码器设计 | 第31-45页 |
| ·译码器逻辑电路图设计 | 第32-35页 |
| ·译码器的版图布局 | 第35-36页 |
| ·译码器尺寸确定 | 第36-45页 |
| ·差分放大器设计 | 第45-50页 |
| ·逻辑模拟验证 | 第50-52页 |
| ·本章小结 | 第52-53页 |
| 第四章 SRAM存储体的版图设计和验证 | 第53-67页 |
| ·版图设计规则概述 | 第53-55页 |
| ·版图整体布局规划 | 第55-56页 |
| ·SRAM存储单元版图设计 | 第56-58页 |
| ·第二级译码电路版图设计 | 第58-60页 |
| ·数据读出电路版图设计 | 第60-61页 |
| ·一位数据读写通路版图设计 | 第61-65页 |
| ·版图模拟验证 | 第65-66页 |
| ·本章小结 | 第66-67页 |
| 第五章 SRAM存储体设计优化 | 第67-74页 |
| ·读操作电路设计优化 | 第67-68页 |
| ·写操作电路优化设计 | 第68-71页 |
| ·版图设计和模拟验证 | 第71-74页 |
| 第六章 结束语 | 第74-76页 |
| ·全文的工作总结 | 第74-75页 |
| ·工作展望 | 第75-76页 |
| 致谢 | 第76-77页 |
| 攻读硕士期间发表的论文 | 第77-78页 |
| 参考文献 | 第78-79页 |