| 摘要 | 第1-7页 |
| Abstract | 第7-8页 |
| 第一章 引言 | 第8-12页 |
| ·以太网技术发展回顾 | 第8-9页 |
| ·早期的以太网 | 第8-9页 |
| ·千兆以太网 | 第9页 |
| ·万兆以太网简介 | 第9-11页 |
| ·万兆以太网物理层简介 | 第11页 |
| ·有关本次课题 | 第11-12页 |
| 第二章 VLSI ASIC 的设计方法与流程 | 第12-25页 |
| ·ASIC 设计的发展 | 第12-14页 |
| ·VLSI ASIC 设计流程介绍 | 第14-23页 |
| ·目标规范分析和预研 | 第14页 |
| ·系统设计以及行为级仿真 | 第14-15页 |
| ·模块设计和验证 | 第15-16页 |
| ·RTL 仿真 | 第16-17页 |
| ·逻辑综合与扫描链插入 | 第17-18页 |
| ·静态时序分析 | 第18-20页 |
| ·布局规划、布局 | 第20页 |
| ·时钟树综合 | 第20-21页 |
| ·布线 | 第21-22页 |
| ·后仿真 | 第22页 |
| ·形式验证 | 第22-23页 |
| ·设计流程中的其他一些方法 | 第23页 |
| ·标准单元库的组成 | 第23-25页 |
| 第三章 万兆以太网物理层编码电路的前端设计 | 第25-40页 |
| ·前端设计的总体分析 | 第25-26页 |
| ·发送部分电路设计 | 第26-32页 |
| ·64B/66B编码电路设计 | 第26-29页 |
| ·发送状态机设计 | 第29-31页 |
| ·扰码电路设计 | 第31-32页 |
| ·接收部分电路设计 | 第32-35页 |
| ·解扰电路设计 | 第33-34页 |
| ·64B/66B解码电路设计 | 第34-35页 |
| ·前端设计结果 | 第35-38页 |
| ·仿真结果 | 第35-36页 |
| ·综合实现 | 第36-38页 |
| ·前端设计中的一些问题 | 第38-40页 |
| ·同步电路中的时序约束 | 第38-39页 |
| ·复位信号的考虑 | 第39页 |
| ·保持时间的综合问题 | 第39页 |
| ·面向综合的HDL 代码风格 | 第39-40页 |
| 第四章 新结构异步FIFO 的设计 | 第40-50页 |
| ·传统的异步FIFO 方案 | 第40-41页 |
| ·异步电路的时序约束 | 第41-42页 |
| ·同步器 | 第42-45页 |
| ·亚稳态及双锁存同步器 | 第42-44页 |
| ·脉冲同步器 | 第44-45页 |
| ·格雷码以及格雷码计数器 | 第45页 |
| ·新型异步FIFO 电路的实现 | 第45-47页 |
| ·数据流程 | 第45-46页 |
| ·电路结构 | 第46-47页 |
| ·新型异步FIFO 的设计结果 | 第47-50页 |
| ·仿真结果 | 第47-48页 |
| ·异步FIFO 的后端设计 | 第48-50页 |
| 第五章 万兆以太网物理层编码电路的的后端设计 | 第50-60页 |
| ·后端设计的流程 | 第50-53页 |
| ·数据准备和导入 | 第51-52页 |
| ·布图 | 第52页 |
| ·预布线 | 第52页 |
| ·单元布局 | 第52-53页 |
| ·布线 | 第53页 |
| ·数据输出 | 第53页 |
| ·芯片封装以及I/O 单元的加入 | 第53-57页 |
| ·后仿真 | 第57-58页 |
| ·版图结果 | 第58-59页 |
| ·测试考虑 | 第59-60页 |
| 第六章 总结 | 第60-61页 |
| 附录I Design Compiler 的配置文件 | 第61-63页 |
| 附录II 静态时序分析脚本 | 第63-65页 |
| 附录III 布局规划的约束文件 | 第65-68页 |
| 参考文献 | 第68-69页 |
| 致谢 | 第69页 |