| 第一章 概述 | 第1-13页 |
| 1 雷达中频数字接收机介绍 | 第8-12页 |
| 1．1 雷达数字接收机的的主要质量指标 | 第8-9页 |
| 1．2 数字接收机结构 | 第9-11页 |
| 1．3 数字接收机特点 | 第11页 |
| 1．4 数字接收机的硬件平台 | 第11-12页 |
| 2 本文主要内容： | 第12-13页 |
| 第二章 雷达中频数字接收理论 | 第13-43页 |
| 1 取样和量化 | 第13-21页 |
| 1．1 低频限带信号的取样定理 | 第13-14页 |
| 1．2 带通信号的取样定理 | 第14-16页 |
| 1．3 自然采样和平顶采样 | 第16-17页 |
| 1．4 量化 | 第17-20页 |
| 1．5 带通采样的优点及其对噪声基底的影响 | 第20-21页 |
| 2 多采样率数字信号处理 | 第21-29页 |
| 2．1 整数倍抽取（Decimation） | 第22-27页 |
| 2．2 整数倍内插 | 第27-29页 |
| 3 两种高效的抽取/内插数字滤波器 | 第29-33页 |
| 3．1 积分累积梳状滤波器（CIC） | 第29-31页 |
| 3．2 半带滤波器（HB） | 第31-33页 |
| 4 I/Q通道不平衡性 | 第33-34页 |
| 5 一种用于数字实现的算法――CORDIC算法介绍 | 第34-43页 |
| 5．1 Cordic算法原理： | 第34-36页 |
| 5．2 Cordic算法的收敛问题： | 第36-37页 |
| 5．3 Cordic算法的发散问题： | 第37-38页 |
| 5．4 改进的Cordic算法 | 第38-39页 |
| 5．5 Cordic算法的应用 | 第39-40页 |
| 5．6 用FPGA实现Cordic算法 | 第40-43页 |
| 第三章 雷达二相编码脉冲压缩信号数字接收机方案探讨 | 第43-51页 |
| 1 高速数字脉冲压缩系统的实现 | 第43-48页 |
| 1．1 脉冲压缩的基本原理 | 第43-44页 |
| 1．2 二相编码脉冲压缩信号的分析 | 第44-45页 |
| 1．3 二相编码信号的波形和频谱 | 第45-46页 |
| 1．4 二相编码信号匹配滤波器的频率特性 | 第46-47页 |
| 1．5 二相编码信号的自相关函数 | 第47-48页 |
| 2 相位编码脉冲压缩信号的处理及仿真 | 第48-49页 |
| 3 关于AD6620与HSP50214B芯片实现系统方案的讨论 | 第49-51页 |
| 第四章 32位二相编码脉冲压缩雷达中频数字接收机硬件实现 | 第51-67页 |
| 1 高速数据采集电路设计 | 第51-55页 |
| 1．1 A/D变换方案――采样时钟和片子的选取 | 第51-52页 |
| 1．2 AD6644简介 | 第52-53页 |
| 1．3 AD6644外围电路及接口设计 | 第53-54页 |
| 1．4 时钟输入电路设计 | 第54页 |
| 1．5 电源及地的设计 | 第54-55页 |
| 2 ACEX1K系列芯片简介 | 第55-60页 |
| 2．1 ACEX1K可编程逻辑器件特征： | 第55-58页 |
| 2．2 ACEX1K系列器件的功耗估计： | 第58-59页 |
| 2．3 ACEX1K系列器件的配置： | 第59-60页 |
| 3 FPGA实现NCO、低通滤波和数据抽取电路设计 | 第60-63页 |
| 4 FPGA实现匹配滤波和恒虚警处理电路设计 | 第63-64页 |
| 5 电源的设计 | 第64-65页 |
| 6 模拟电路抗干扰设计 | 第65-67页 |
| 第五章 测试结果 | 第67-73页 |
| 1 ADC部分的测试结果 | 第67-68页 |
| 2 DDC及匹配滤波恒虚警处理部分的测试结果 | 第68-73页 |
| 附：实物照片，电路原理图 | 第73-78页 |
| 参考文献 | 第78-79页 |
| 致谢 | 第79-80页 |
