| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 1 引论 | 第11-15页 |
| 1.1 信道编码发展历史 | 第11-12页 |
| 1.2 课题研究背景 | 第12-13页 |
| 1.3 本论文研究目的、意义和方法 | 第13-14页 |
| 1.4 论文的组织结构 | 第14-15页 |
| 2 LDPC 码和其解码算法 | 第15-29页 |
| 2.1 线性分组码 | 第15页 |
| 2.2 LDPC 码简介 | 第15-18页 |
| 2.2.1 LDPC 码的定义 | 第15-16页 |
| 2.2.2 LDPC 码的表示方法 | 第16-17页 |
| 2.2.3 正则和非正则LDPC 码 | 第17-18页 |
| 2.3 WiMax 802.16e 的LDPC 码 | 第18-19页 |
| 2.4 LDPC 码的编码算法简介 | 第19-20页 |
| 2.5 LDPC 码的解码算法 | 第20-25页 |
| 2.5.1 硬判决算法 | 第20-21页 |
| 2.5.2 软判决算法（BP 算法） | 第21页 |
| 2.5.3 概率域上的BP 算法 | 第21-22页 |
| 2.5.4 对数域上的BP 算法 | 第22-23页 |
| 2.5.5 Min-Sum 算法 | 第23-24页 |
| 2.5.6 Normalized Min-Sum 算法 | 第24-25页 |
| 2.5.7 Offset Min-Sum 算法 | 第25页 |
| 2.6 密度进化算法 | 第25-28页 |
| 2.6.1 门限值的确定 | 第26-27页 |
| 2.6.2 高斯近似 | 第27-28页 |
| 2.7 本章小结 | 第28-29页 |
| 3 LDPC 码解码器设计 | 第29-46页 |
| 3.1 解码器的基本结构 | 第29-31页 |
| 3.1.1 串行结构 | 第29-30页 |
| 3.1.2 并行结构 | 第30-31页 |
| 3.1.3 部分并行结构 | 第31页 |
| 3.2 基于802.16e 的LDPC 码解码器的整体结构 | 第31-35页 |
| 3.2.1 分层解码 | 第32-34页 |
| 3.2.2 解码策略 | 第34-35页 |
| 3.3 变量节点处理单元 | 第35-37页 |
| 3.4 校验节点处理单元 | 第37-43页 |
| 3.4.1 求最小值模块 | 第37-41页 |
| 3.4.2 数据控制模块 | 第41-42页 |
| 3.4.3 数据存储模块 | 第42-43页 |
| 3.5 控制器 | 第43-44页 |
| 3.6 时序设计 | 第44-45页 |
| 3.7 本章小结 | 第45-46页 |
| 4 FPGA 综合仿真结果分析 | 第46-52页 |
| 4.1 仿真平台 | 第46-49页 |
| 4.2 FPGA 综合结果 | 第49-50页 |
| 4.3 性能分析 | 第50-51页 |
| 4.4 本章小结 | 第51-52页 |
| 5 总结与展望 | 第52-54页 |
| 5.1 本文所完成的工作 | 第52页 |
| 5.2 改进与展望 | 第52-54页 |
| 参考文献 | 第54-57页 |
| 致谢 | 第57-58页 |
| 攻读硕士学位期间已发表或录用的论文 | 第58-59页 |
