| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语 | 第11-12页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 课题研究背景 | 第12-14页 |
| 1.1.1 信道编码发展概述 | 第12-13页 |
| 1.1.2 并行计算与GPGPU | 第13页 |
| 1.1.3 Turbo译码器的研究现状 | 第13-14页 |
| 1.2 课题研究意义 | 第14-15页 |
| 1.3 论文章节结构 | 第15-17页 |
| 第二章 并行计算与CUDA | 第17-29页 |
| 2.1 并行计算 | 第17-19页 |
| 2.1.1 位并行(bit-level parallelism) | 第17页 |
| 2.1.2 指令级并行(instruction-level parallelism) | 第17-18页 |
| 2.1.3 数据级并行(data parallelism) | 第18-19页 |
| 2.1.4 任务级并行(task parallelism) | 第19页 |
| 2.2 通用GPU计算 | 第19-27页 |
| 2.2.1 GPGPU | 第19-20页 |
| 2.2.2 CUDA(Compute Unified Device Architecture) | 第20-26页 |
| 2.2.3 OpenCL：跨平台的解决方案 | 第26-27页 |
| 2.3 本章小结 | 第27-29页 |
| 第三章 Turbo码原理分析 | 第29-40页 |
| 3.1 TURBO码的编码原理 | 第29-31页 |
| 3.1.1 并行级联 | 第29-30页 |
| 3.1.2 串行级联 | 第30页 |
| 3.1.3 混合级联 | 第30-31页 |
| 3.2 TURBO码的译码结构 | 第31页 |
| 3.3 译码算法 | 第31-39页 |
| 3.3.1 MAP译码算法 | 第31-36页 |
| 3.3.2 Log-MAP算法 | 第36-37页 |
| 3.3.3 MAP类算法简化 | 第37-39页 |
| 3.4 本章小结 | 第39-40页 |
| 第四章 基于CUDA的并行Turbo译码算法的设计 | 第40-63页 |
| 4.1 并行TURBO译码器设计 | 第40-53页 |
| 4.1.1 多码字并行 | 第40-41页 |
| 4.1.2 分量码并行 | 第41-42页 |
| 4.1.3 状态级并行 | 第42-45页 |
| 4.1.4 分段级并行 | 第45-46页 |
| 4.1.5 Grid和Block设计 | 第46-47页 |
| 4.1.6 交织器设计 | 第47页 |
| 4.1.7 共享内存优化 | 第47-50页 |
| 4.1.8 指令开销优化 | 第50-52页 |
| 4.1.9 主机和设备间的数据交换 | 第52页 |
| 4.1.10 小结 | 第52-53页 |
| 4.2 仿真结果分析 | 第53-62页 |
| 4.2.1 仿真环境 | 第53-54页 |
| 4.2.2 BER性能 | 第54-61页 |
| 4.2.3 吞吐率 | 第61-62页 |
| 4.3 本章小结 | 第62-63页 |
| 第五章 总结和展望 | 第63-66页 |
| 5.1 论文工作总结 | 第63-64页 |
| 5.2 下一步工作方向 | 第64-66页 |
| 参考文献 | 第66-70页 |
| 致谢 | 第70-71页 |
| 攻读学位期间发表或已录用的学术论文 | 第71页 |
