基于FPGA的DDR2 SDRAM控制器的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 课题研究的背景和意义 | 第14页 |
| 1.2 DDR2 SDRAM及控制器的发展状况 | 第14-17页 |
| 1.3 本文的研究内容和结构安排 | 第17-20页 |
| 第二章 DDR2 SDRAM的基本结构和操作流程 | 第20-38页 |
| 2.1 DDR2 SDRAM的基本结构 | 第20-24页 |
| 2.1.1 DDR2 SDRAM的存储单元 | 第20-21页 |
| 2.1.2 DDR2 SDRAM的外部引脚分布 | 第21-23页 |
| 2.1.3 DDR2 SDRAM的内部结构 | 第23-24页 |
| 2.2 DDR2 SDRAM的基本操作 | 第24-32页 |
| 2.2.1 DDR2 SDRAM的操作原理 | 第24-29页 |
| 2.2.2 初始化过程 | 第29页 |
| 2.2.3 编程模式寄存器 | 第29-32页 |
| 2.3 DDR2 SDRAM的突发模式操作 | 第32-36页 |
| 2.3.1 突发读操作 | 第32-34页 |
| 2.3.2 突发写操作 | 第34-35页 |
| 2.3.3 交替读写时序 | 第35-36页 |
| 2.4 本章小结 | 第36-38页 |
| 第三章 DDR2 SDRAM控制器的设计与实现 | 第38-50页 |
| 3.1 DDR2 SDRAM控制器的系统设计 | 第38-40页 |
| 3.1.1 DDR2 SDRAM控制器的模块划分 | 第38-40页 |
| 3.1.2 全局状态转移 | 第40页 |
| 3.2 DDR2 SDRAM控制器的实现 | 第40-49页 |
| 3.2.1 初始化模块的设计 | 第40-44页 |
| 3.2.2 读写控制模块的设计 | 第44-45页 |
| 3.2.3 数据通道模块设计 | 第45-48页 |
| 3.2.4 刷新模块的设计 | 第48-49页 |
| 3.3 本章小结 | 第49-50页 |
| 第四章 DDR2 SDRAM控制器的仿真与验证 | 第50-62页 |
| 4.1 DDR2 SDRAM控制器的功能仿真 | 第50-58页 |
| 4.1.1 初始化模块仿真 | 第51-55页 |
| 4.1.2 读写控制模块的仿真 | 第55-56页 |
| 4.1.3 数据通道模块的仿真 | 第56-57页 |
| 4.1.4 刷新模块的仿真 | 第57-58页 |
| 4.2 Spartan_6 FPGA平台的验证 | 第58-59页 |
| 4.2.1 Spartan_6 验证平台 | 第58-59页 |
| 4.2.2 验证流程 | 第59页 |
| 4.3 本章小结 | 第59-62页 |
| 第五章 总结与展望 | 第62-64页 |
| 5.1 本文工作总结 | 第62-63页 |
| 5.2 今后工作展望 | 第63-64页 |
| 参考文献 | 第64-66页 |
| 致谢 | 第66-68页 |
| 作者简介 | 第68-69页 |
