摘要 | 第5-6页 |
Abstract | 第6-7页 |
第1章 绪论 | 第11-16页 |
1.1 研究背景及意义 | 第11-12页 |
1.2 国内外研究现状 | 第12-14页 |
1.2.1 实时以太网的发展及研究现状 | 第12-14页 |
1.2.2 运动控制器发展及研究现状 | 第14页 |
1.3 课题来源及研究内容 | 第14-16页 |
1.3.1 课题来源 | 第14-15页 |
1.3.2 课题的主要研究内容及结构安排 | 第15-16页 |
第2章 实时以太网技术及开发工具概述 | 第16-24页 |
2.1 主流实时以太网技术比较 | 第16-17页 |
2.2 相关工具 | 第17-22页 |
2.2.1 XILINX ISE | 第17-18页 |
2.2.2 Modelsim | 第18-19页 |
2.2.3 Wireshark | 第19-20页 |
2.2.4 网络调试助手 | 第20页 |
2.2.5 KNC实时系统 | 第20-21页 |
2.2.6 其他工具 | 第21-22页 |
2.3 平台搭建 | 第22-23页 |
2.3.1 系统拓扑结构 | 第22页 |
2.3.2 相互工作流程 | 第22-23页 |
2.4 数据集 | 第23页 |
2.5 本章小结 | 第23-24页 |
第3章 总体结构设计 | 第24-33页 |
3.1 网络基本通讯结构 | 第24-25页 |
3.2 TCP与UDP协议 | 第25-28页 |
3.2.1 TCP | 第25-26页 |
3.2.2 UDP | 第26页 |
3.2.3 通讯协议选择及实时通讯帧结构设计 | 第26-28页 |
3.3 FPGA与ASIC硬件设计方案 | 第28-30页 |
3.3.1 FPGA | 第28-29页 |
3.3.2 ASIC | 第29页 |
3.3.3 对比与选择 | 第29-30页 |
3.4 总体设计方案 | 第30-32页 |
3.5 本章小结 | 第32-33页 |
第4章 FPGA逻辑设计 | 第33-54页 |
4.1 总体FPGA逻辑设计 | 第33页 |
4.2 网络芯片驱动设计与编写 | 第33-41页 |
4.2.1 Ksz8851-16mll读写时序 | 第34-35页 |
4.2.2 芯片硬件连线 | 第35-37页 |
4.2.3 芯片初始化 | 第37-39页 |
4.2.4 接收及发送处理 | 第39-40页 |
4.2.5 驱动模块的整体结构 | 第40-41页 |
4.3 数据解包与提取 | 第41-46页 |
4.3.1 MAC地址过滤 | 第41-42页 |
4.3.2 IP报文处理 | 第42-44页 |
4.3.3 UDP报文处理 | 第44-45页 |
4.3.4 CRC校验 | 第45-46页 |
4.3.5 工作状态图 | 第46页 |
4.4 数据处理及信号处理 | 第46-52页 |
4.4.1 信号模式切换功能 | 第47-49页 |
4.4.2 PWM控制信号发送 | 第49-50页 |
4.4.3 PWM位置信号反馈计数 | 第50-51页 |
4.4.4 其他控制信息 | 第51-52页 |
4.4.5 数据同步方案 | 第52页 |
4.5 数据封包与发送 | 第52-53页 |
4.6 本章小结 | 第53-54页 |
第5章 实时性分析保障及实验验证 | 第54-66页 |
5.1 实时性分析 | 第54-57页 |
5.1.1 系统整体实时性分析 | 第54-56页 |
5.1.2 数据同步时间 | 第56-57页 |
5.2 功能模块的仿真 | 第57-60页 |
5.2.1 信号模式切换以及PWM控制信号模块仿真 | 第57-58页 |
5.2.2 PWM位置反馈功能仿真 | 第58-59页 |
5.2.3 网卡初始化的流程仿真 | 第59-60页 |
5.2.4 网卡数据封包及发送功能仿真 | 第60页 |
5.3 实验验证 | 第60-64页 |
5.3.1 通讯实时性与稳定性验证 | 第60-62页 |
5.3.2 数据转换有效性验证 | 第62-63页 |
5.3.3 CHIPSCOPE波形验证 | 第63-64页 |
5.3.4 实际工作现场验证 | 第64页 |
5.4 本章小结 | 第64-66页 |
结论 | 第66-68页 |
参考文献 | 第68-72页 |
攻读硕士学位期间所发表的学术论文 | 第72-73页 |
致谢 | 第73页 |