基于FPGA的JPEG视频编解码芯片数据采集及预处理接口设计
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-15页 |
| ·本课题的选题背景 | 第12-13页 |
| ·本课题的研究内容 | 第13页 |
| ·本课题研究的意义 | 第13-14页 |
| ·论文的主要内容及章节安排 | 第14-15页 |
| 第二章 JPEG压缩标准及EDA技术 | 第15-26页 |
| ·JPEG标准及其相关技术 | 第15-16页 |
| ·EDA技术及其研究现状 | 第16-17页 |
| ·专用集成电路和可编程逻辑器件 | 第17-18页 |
| ·基于EDA技术的FPGA设计 | 第18-26页 |
| ·FPGA芯片的基本工作原理 | 第18-19页 |
| ·FPGA的基本结构 | 第19-21页 |
| ·可编程输入输出单元(I/O单元) | 第19-20页 |
| ·可配置逻辑块(CLB) | 第20页 |
| ·数字时钟管理模块(DCM) | 第20页 |
| ·嵌入式块RAM(BRAM) | 第20-21页 |
| ·丰富的布线资源 | 第21页 |
| ·底层内嵌功能单元 | 第21页 |
| ·内嵌专用硬核 | 第21页 |
| ·基于EDA技术的FPGA设计流程 | 第21-26页 |
| ·设计描述 | 第22页 |
| ·设计输入 | 第22-23页 |
| ·功能仿真 | 第23页 |
| ·设计综合 | 第23页 |
| ·综合后仿真 | 第23-24页 |
| ·实现与布局布线 | 第24页 |
| ·时序仿真 | 第24-25页 |
| ·板级仿真与验证 | 第25页 |
| ·下载配置与调试 | 第25-26页 |
| 第三章 数据采集及预处理接口的设计与实现 | 第26-56页 |
| ·编解码芯片的模块划分 | 第26-27页 |
| ·数据采集及预处理接口功能划分 | 第27-28页 |
| ·接口部分的功能定义 | 第27-28页 |
| ·接口部分的模块划分 | 第28页 |
| ·帧解码模块的设计和实现 | 第28-34页 |
| ·帧解码模块的工作原理 | 第28-32页 |
| ·帧解码模块数据源 | 第28-29页 |
| ·输入数据的帧结构 | 第29-30页 |
| ·数据帧中的行数据格式 | 第30-32页 |
| ·帧解码模块的设计实现 | 第32-34页 |
| ·数据预处理模块的设计和实现 | 第34-54页 |
| ·数据预处理模块的工作原理 | 第34-36页 |
| ·数据预处理模块的功能划分 | 第36-37页 |
| ·数据预处理模块的设计实现 | 第37-54页 |
| ·数据缓冲模块的设计实现 | 第37-41页 |
| ·读FIFO模块的设计实现 | 第41-45页 |
| ·SRAM控制器模块的设计实现 | 第45-50页 |
| ·总控制模块的设计实现 | 第50-52页 |
| ·读FIFO总控制模块的设计实现 | 第52-54页 |
| ·数据采集及预处理接口顶层原理图 | 第54-56页 |
| 第四章 数据采集及预处理接口的仿真和验证 | 第56-65页 |
| ·如何进行仿真 | 第56页 |
| ·数据采集及预处理接口的仿真 | 第56-63页 |
| ·帧解码模块的仿真 | 第57-58页 |
| ·数据预处理模块的仿真 | 第58-62页 |
| ·数据缓冲模块与读数据缓冲模块联合仿真 | 第58-59页 |
| ·读FIFO总控制模块的仿真 | 第59-60页 |
| ·SRAM控制器模块的仿真 | 第60-61页 |
| ·总控制器模块的仿真 | 第61-62页 |
| ·数据采集及预处理接口部分的整体仿真 | 第62-63页 |
| ·数据采集及预处理接口的板级验证 | 第63-65页 |
| ·SRAM控制器的功能验证 | 第63-64页 |
| ·接口部分的功能验证 | 第64-65页 |
| 第五章 总结与展望 | 第65-67页 |
| ·本文的工作总结 | 第65-66页 |
| ·今后工作的展望 | 第66-67页 |
| 参考文献 | 第67-71页 |
| 致谢 | 第71-72页 |
| 攻读硕士学位期间科研成果及参与项目 | 第72-73页 |
| 学位论文评阅及答辩情况表 | 第73页 |
