| 1.绪论 | 第1-14页 |
| ·本课题研究的意义 | 第7-8页 |
| ·国内外发展概况及发展趋势 | 第8-11页 |
| ·本系统的特点 | 第11页 |
| ·本课题要解决的主要问题 | 第11-12页 |
| ·本课题的技术实现 | 第12-14页 |
| 2.系统设计 | 第14-15页 |
| 3.数据采集 | 第15-25页 |
| ·数据采集的基本概念、意义和任务 | 第15-16页 |
| ·数据采集系统的结构形式 | 第16-18页 |
| ·采样理论 | 第18-25页 |
| ·采样过程概述 | 第18-19页 |
| ·采样定理 | 第19-21页 |
| ·采样方式 | 第21-22页 |
| ·量化与量化误差 | 第22-25页 |
| 4.硬件设计 | 第25-36页 |
| ·串行通讯 | 第25-28页 |
| ·RS—232通信 | 第25-26页 |
| ·串行通信的信号定义与编码 | 第26-28页 |
| ·FPGA／CPLD技术简介与芯片 | 第28-30页 |
| ·FPGA／CPLD发展概述 | 第28页 |
| ·FPGA／CPLD的结构和基本原理 | 第28-29页 |
| ·Spartan2系列芯片简介 | 第29-30页 |
| ·A／D芯片0809介绍 | 第30-33页 |
| ·ADC0809的内部结构及引脚功能 | 第30-32页 |
| ·ADC0809操作 | 第32-33页 |
| ·输入信号的调理 | 第33-34页 |
| ·接地 | 第34-36页 |
| 5.软件技术 | 第36-51页 |
| ·Verilog HDL设计方法概述 | 第36-39页 |
| ·硬件描述语言(HDL) | 第36页 |
| ·硬件描述语言Verilog HDL的发展 | 第36-37页 |
| ·Verilog HDL设计流程 | 第37-39页 |
| ·FPGA／CPLD设计工具介绍 | 第39-40页 |
| ·数字延迟锁相环(Delay Locked Loop，DLL) | 第40-43页 |
| ·DLL介绍 | 第40-41页 |
| ·DLL设计 | 第41-43页 |
| ·综合 | 第43-44页 |
| ·有限状态机(FSM)建模 | 第44-49页 |
| ·LabVIEW的应用 | 第49-51页 |
| 6.系统仿真与调试 | 第51-79页 |
| ·下位机(FPGA)调试仿真 | 第51-65页 |
| ·串口发送和接收 | 第52-56页 |
| ·ADC0809控制、显示和发送设计 | 第56-65页 |
| ·上位机的调试： | 第65-79页 |
| ·VISUAL BASIC环境 | 第65-70页 |
| ·LabVIEW开发环境 | 第70-79页 |
| 结束语 | 第79-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-85页 |
| 附录1 | 第85-87页 |
| 附录2 | 第87-88页 |
| 附录3 | 第88页 |