| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第1章 绪论 | 第11-16页 |
| 1．1 课题背景 | 第11-12页 |
| 1．2 通用存储器控制器发展现状 | 第12-14页 |
| 1．2．1 Synopsys DesignWare 存储器控制器 | 第12-13页 |
| 1．2．2 ARM PrimeCell 存储器控制器 | 第13页 |
| 1．2．3 Rudi通用存储器控制器 | 第13-14页 |
| 1．3 课题简介 | 第14-15页 |
| 1．4 研究成果 | 第15页 |
| 1．5 文章的组织结构 | 第15-16页 |
| 第2章 通用存储器控制器设计需求分析 | 第16-26页 |
| 2．1 AHB总线协议 | 第16-18页 |
| 2．2 高性能SOC系统中常用的存储器 | 第18-23页 |
| 2．2．1 异步SRAM存储器 | 第18-19页 |
| 2．2．2 FLASH存储器 | 第19-21页 |
| 2．2．3 以SDR-SDRAM存储器为代表的动态存储器 | 第21-23页 |
| 2．3 常见的通用存储器控制器体系结构 | 第23-26页 |
| 2．3．1 Rudi通用存储器控制器的体系结构 | 第23-24页 |
| 2．3．2 PrimeCell通用存储器控制器的体系结构 | 第24-26页 |
| 第3章 通用存储器控制器体系结构 | 第26-38页 |
| 3．1 通用存储器控制器体系结构设计思路 | 第26-29页 |
| 3．1．1 AHB总线接口单元和外部存储器接口单元 | 第26-27页 |
| 3．1．2 不同类型存储器控制逻辑分离 | 第27-28页 |
| 3．1．3 更灵活的寄存器编程 | 第28-29页 |
| 3．2 通用存储器控制器体系结构 | 第29-32页 |
| 3．2．1 AHB总线接口单元 | 第29-30页 |
| 3．2．2 外部存储器接口单元 | 第30-32页 |
| 3．3 可编程寄存器设置 | 第32-38页 |
| 3．3．1 与地址译码相关的可编程寄存器 | 第32-33页 |
| 3．3．2 与静态存储器相关的可编程寄存器 | 第33-35页 |
| 3．3．3 与动态存储器和同步FLASH存储器相关的可编程寄存器 | 第35-38页 |
| 第4章 通用存储器控制器设计实现关键技术 | 第38-50页 |
| 4．1 地址FIFO、写数据FIFO和读数据缓冲器设计 | 第38-41页 |
| 4．1．1 地址FIFO设计 | 第38-39页 |
| 4．1．2 写数据FIFO | 第39-41页 |
| 4．1．3 读数据缓冲器 | 第41页 |
| 4．2 静态存储器控制逻辑设计 | 第41-43页 |
| 4．2．1 FLASH存储器复位/休眠模式控制 | 第42页 |
| 4．2．2 FLASH存储器写保护 | 第42-43页 |
| 4．3 动态存储器控制逻辑设计 | 第43-50页 |
| 4．3．1 动态存储器初始化 | 第43-44页 |
| 4．3．2 动态存储器模式寄存器设置 | 第44-45页 |
| 4．3．3 动态存储器自动刷新控制 | 第45-46页 |
| 4．3．4 动态存储器自我刷新模式控制 | 第46-47页 |
| 4．3．5 动态存储器休眠模式控制 | 第47-48页 |
| 4．3．6 动态存储器时序状态机设计 | 第48-50页 |
| 第5章 通用存储器控制器的VLSI实现及评测 | 第50-72页 |
| 5．1 VLSI设计实现流程 | 第50-51页 |
| 5．2 功能设计阶段 | 第51-58页 |
| 5．2．1 模块划分 | 第51-52页 |
| 5．2．2 接口说明 | 第52-58页 |
| 5．3 行为级设计阶段 | 第58-60页 |
| 5．4 寄存器级设计阶段 | 第60-67页 |
| 5．4．1 关键数据通路的提取 | 第60-62页 |
| 5．4．2 控制逻辑的提取 | 第62-67页 |
| 5．5 Verilog语言描述阶段 | 第67-68页 |
| 5．6 模拟测试和逻辑综合 | 第68-72页 |
| 5．6．1 模拟测试 | 第69-71页 |
| 5．6．2 逻辑综合 | 第71-72页 |
| 第6章 总结 | 第72-73页 |
| 6．1 已完成的工作 | 第72页 |
| 6．2 下一步工作 | 第72-73页 |
| 致谢 | 第73-74页 |
| 附录: 作者攻读硕士期间发表的论文 | 第74-75页 |
| 参考文献 | 第75-77页 |
