| 中文摘要 | 第1-6页 |
| 英文摘要 | 第6-8页 |
| 第一章 绪论 | 第8-14页 |
| §1．1 LVDS简介 | 第8-10页 |
| §1．2 课题背景概述 | 第10-12页 |
| §1．3 完成的主要工作 | 第12-13页 |
| §1．4 本文的结构 | 第13-14页 |
| 第二章 FTLVDS芯片的总体设计 | 第14-21页 |
| §2．1 集成电路及其设计概述 | 第14-16页 |
| §2．1．1 集成电路的分类 | 第14页 |
| §2．1．2 IC研制的一般过程 | 第14页 |
| §2．1．3 “自顶向下”和“由底向上” | 第14-15页 |
| §2．1．4 版图设计方法 | 第15-16页 |
| §2．2 功能设计 | 第16-18页 |
| §2．3 模块划分 | 第18-19页 |
| §2．4 实现方法和流程 | 第19-21页 |
| 第三章 FTLVDS芯片收发模块的全定制设计 | 第21-41页 |
| §3．1 全定制模块的设计流程和工具流程 | 第21-22页 |
| §3．2 CSMC-HJ公司的0．6um CMOS工艺简介 | 第22-23页 |
| §3．3 功能设计 | 第23-24页 |
| §3．4 电路设计 | 第24-34页 |
| §3．4．1 LVDS驱动器 | 第24-29页 |
| §3．4．1．1 LVDS驱动电路的结构 | 第24-25页 |
| §3．4．1．2 LVDS驱动电路的模型及计算 | 第25-29页 |
| §3．4．2 LVDS接收器 | 第29-34页 |
| §3．4．2．1 LVDS接收电路的结构 | 第30-31页 |
| §3．4．2．2 LVDS接收电路的模型及计算 | 第31-34页 |
| §3．4．3 LVDS驱动器和接收器的互连 | 第34页 |
| §3．5 版图设计 | 第34-39页 |
| §3．5．1 版图设计规则 | 第34-35页 |
| §3．5．2 版图设计的一些原则 | 第35-36页 |
| §3．5．3 闩锁效应 | 第36-37页 |
| §3．5．4 版图设计实例 | 第37-39页 |
| §3．6 版图验证 | 第39-41页 |
| 第四章 FTLVDS芯片中串并模块的半定制设计 | 第41-54页 |
| §4．1 半定制模块的设计流程和工具流程 | 第41-42页 |
| §4．2 时钟同步模式 | 第42-44页 |
| §4．3 功能设计 | 第44页 |
| §4．4 行为级设计 | 第44-47页 |
| §4．4．1 串行化器 | 第44-46页 |
| §4．4．2 解串行器 | 第46-47页 |
| §4．5 Verilog描述 | 第47-51页 |
| §4．6 逻辑综合 | 第51-52页 |
| 第52页 | |
| §4．7 模拟验证 | 第52-54页 |
| 第五章 FTLVDS全芯片的设计 | 第54-64页 |
| §5．1 FTLVDS全芯片的设计流程和工具流程 | 第54-55页 |
| §5．2 内核模块设计 | 第55-58页 |
| §5．3 布局布线 | 第58-59页 |
| §5．4 PAD单元 | 第59-62页 |
| §5．5 全芯片版图 | 第62-64页 |
| 第六章 结束语 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-67页 |