| 摘要 | 第1-7页 |
| Abstract | 第7-12页 |
| Chapter 1 Introduction | 第12-24页 |
| ·A Large lon Collider Experiment at the Large Hadron Collider | 第12-14页 |
| ·The ALICE Electro Magnetic Calorimeter | 第14-16页 |
| ·Electronics system for EMCal | 第16-23页 |
| ·Signal Chain of the electronics system for EMCal detector | 第16-18页 |
| ·The hardware interface of the FPGA on Front End Electronics | 第18-20页 |
| ·The hardware interface of the FPGA on Trigger Region Unit | 第20-21页 |
| ·The architecture of the FPGA firmware for FEE and TRUT | 第21-23页 |
| ·The outline of the thesis | 第23-24页 |
| Chapter 2 Development of Generic Core-level System for FEE and TRU | 第24-46页 |
| ·Motivation | 第24-25页 |
| ·Difference between the Altera Quartus Ⅱ and Xilinx ISE | 第25-27页 |
| ·System overview | 第27-29页 |
| ·Firmware Development for Slow Control Bus Interface module | 第29-35页 |
| ·Slow Control Bus overview | 第29-30页 |
| ·Architecture of the Slow Control Bus Interfacc module | 第30-32页 |
| ·Slow Control Bus Interface Decoding | 第32-34页 |
| ·Simulation Result | 第34-35页 |
| ·Firmware Development for ALTRO Bus Interface module | 第35-39页 |
| ·ALTRO Bus overview | 第35-36页 |
| ·Architecture of the ALTRO Bus Interface module | 第36页 |
| ·Finite State Machine of the ALTRO Bus Decoding | 第36-37页 |
| ·Simulation result | 第37-39页 |
| ·Firmware Development for Monitoring module | 第39-46页 |
| ·Monitoring strategy overview | 第39页 |
| ·Architecture of the Monitoring module | 第39-41页 |
| ·Finite State Machine of the Monitoring module | 第41-45页 |
| ·Simulation result | 第45-46页 |
| Chapter 3 Development of Special Modules for FEE and TRU | 第46-69页 |
| ·Firmware development for High Voltage Control module | 第46-51页 |
| ·High Voltage Control module overview | 第46-47页 |
| ·Architecture of the High Voltage Control module | 第47-49页 |
| ·Finite state machine of the High Voltage Control module | 第49-51页 |
| ·Simulation result | 第51页 |
| ·Firmware development for EEPROM Control Interface module | 第51-56页 |
| ·EEPROM Control Interfacc module overview | 第51-52页 |
| ·Architecture of the EEPROM Control Interface module | 第52页 |
| ·Read and Write Timing of the EEPROM Control Interface module | 第52-56页 |
| ·Firmware development for Sparse Readout module | 第56-60页 |
| ·Sparse Readout procedure | 第56-57页 |
| ·Architecture of the Sparse Readout module | 第57-58页 |
| ·Finite state machine of the Sparse Readout module | 第58-60页 |
| ·Simulation result | 第60页 |
| ·Firmware development for SADC Debugging Interface module | 第60-65页 |
| ·SADC Debugging Interface module overview | 第60-61页 |
| ·Architecture of the SADC Debugging Interface module | 第61-62页 |
| ·Finite state machine of the SADC Debugging Interface module | 第62-64页 |
| ·Simulation result | 第64-65页 |
| ·Firmware development for Tunable Phase Shift module | 第65-69页 |
| ·Tunable Phase Shift module interface | 第65-66页 |
| ·Finite state machine of the Tunable Phase Shift module | 第66-68页 |
| ·Simulation result | 第68-69页 |
| Chapter 4 Conclusions and outlook | 第69-71页 |
| Reference | 第71-73页 |
| 在校期间发表的论文 | 第73-74页 |
| 致谢 | 第74页 |
