摘要 | 第5-7页 |
ABSTRACT | 第7-8页 |
符号对照表 | 第13-14页 |
缩略语对照表 | 第14-19页 |
第一章 绪论 | 第19-27页 |
1.1 研究背景 | 第19-23页 |
1.1.1 无线局域网的发展 | 第19-20页 |
1.1.2 信道编码技术 | 第20-22页 |
1.1.3 维特比译码器 | 第22-23页 |
1.2 国内外研究现状 | 第23-24页 |
1.3 研究意义 | 第24页 |
1.4 本文研究内容及章节安排 | 第24-27页 |
1.4.1 研究内容 | 第24-25页 |
1.4.2 章节安排 | 第25-27页 |
第二章 删余卷积码基础理论研究 | 第27-39页 |
2.1 卷积码基础 | 第27-31页 |
2.1.1 卷积码编码 | 第27-30页 |
2.1.2 删余卷积码 | 第30-31页 |
2.2 维特比译码 | 第31-34页 |
2.2.1 卷积码的译码方法 | 第31-32页 |
2.2.2 维特比译码方法 | 第32-34页 |
2.3 扰码与解扰码 | 第34-37页 |
2.3.1 加扰与解扰 | 第34-36页 |
2.3.2 扰码方法 | 第36-37页 |
2.4 交织与解交织 | 第37-38页 |
2.5 本章小结 | 第38-39页 |
第三章 删余卷积码编译码算法设计与仿真 | 第39-59页 |
3.1 删余卷积码编译码算法设计 | 第39-50页 |
3.1.1 编码与删余 | 第39-42页 |
3.1.2 维特比译码 | 第42-46页 |
3.1.3 扰码与解扰码 | 第46-48页 |
3.1.4 交织与解交织 | 第48-50页 |
3.2 维特比译码算法仿真及改进 | 第50-55页 |
3.2.1 码率对译码性能的影响 | 第51-52页 |
3.2.2 调整因子对译码性能的影响 | 第52-53页 |
3.2.3 截断译码对译码性能的影响 | 第53-54页 |
3.2.4 硬判决与软判决对译码性能的影响 | 第54-55页 |
3.3 OFDM系统仿真 | 第55-58页 |
3.3.1 系统环路搭建 | 第55-56页 |
3.3.2 系统仿真 | 第56-58页 |
3.4 本章小结 | 第58-59页 |
第四章 删余卷积码编译码硬件设计与仿真 | 第59-89页 |
4.1 删余卷积码编码器设计与仿真 | 第59-62页 |
4.1.1 编码器硬件设计 | 第59-60页 |
4.1.2 删余硬件设计 | 第60-61页 |
4.1.3 编码器电路仿真 | 第61-62页 |
4.2 维特比译码器设计与仿真 | 第62-80页 |
4.2.1 补零模块设计与仿真 | 第63-64页 |
4.2.2 译码器系统设计 | 第64-65页 |
4.2.3 控制模块设计与仿真 | 第65-67页 |
4.2.4 分支度量计算模块设计与仿真 | 第67-69页 |
4.2.5 加比选模块设计与仿真 | 第69-73页 |
4.2.6 内存管理模块设计与仿真 | 第73-74页 |
4.2.7 回溯模块设计与仿真 | 第74-77页 |
4.2.8 输入输出接口模块设计与仿真 | 第77-80页 |
4.3 扰码硬件设计与仿真 | 第80-83页 |
4.3.1 扰码硬件设计 | 第80-82页 |
4.3.2 扰码硬件仿真 | 第82-83页 |
4.4 交织硬件设计与仿真 | 第83-84页 |
4.4.1 交织硬件设计 | 第83-84页 |
4.4.2 交织硬件仿真 | 第84页 |
4.5 信道编码环路设计与仿真 | 第84-88页 |
4.6 本章小结 | 第88-89页 |
第五章 删余卷积码编译码器的FPGA验证与版图设计 | 第89-101页 |
5.1 数字IC设计流程 | 第89-91页 |
5.2 信道编译码的FPGA验证 | 第91-97页 |
5.2.1 FPGA验证流程 | 第92页 |
5.2.2 编译码器的FPGA验证 | 第92-96页 |
5.2.3 编译码器的FPGA验证结果分析 | 第96-97页 |
5.3 信道编译码器的版图设计 | 第97-100页 |
5.4 本章小结 | 第100-101页 |
第六章 总结与展望 | 第101-103页 |
6.1 总结 | 第101-102页 |
6.2 展望 | 第102-103页 |
致谢 | 第103-105页 |
参考文献 | 第105-111页 |
作者简介 | 第111-113页 |