| 摘要 | 第12-13页 |
| ABSTRACT | 第13页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 课题研究背景 | 第14-17页 |
| 1.1.1 密码学理论基础 | 第14-15页 |
| 1.1.2 密码学的发展 | 第15-16页 |
| 1.1.3 密码技术当前研究状态 | 第16-17页 |
| 1.2 图像加密概述 | 第17页 |
| 1.3 FPGA原理及发展现状 | 第17-18页 |
| 1.3.1 FPGA原理 | 第17-18页 |
| 1.3.2 FPGA发展现状 | 第18页 |
| 1.4 本文研究内容及结构以及创新思想 | 第18-20页 |
| 1.4.1 本论文的主要结构安排 | 第18-19页 |
| 1.4.2 论文的创新思想 | 第19-20页 |
| 第二章 加密算法原理 | 第20-36页 |
| 2.1 高级加密标准 | 第20-24页 |
| 2.1.1 AES算法原理 | 第20页 |
| 2.1.2 AES算法描述 | 第20-23页 |
| 2.1.3 AES算法特性 | 第23-24页 |
| 2.2 伪随机序列 | 第24-26页 |
| 2.2.1 随机码序列 | 第24页 |
| 2.2.2 m序列及其特点 | 第24-25页 |
| 2.2.3 基于m序列的秘钥流的构造 | 第25-26页 |
| 2.3 图像加密技术概述 | 第26-27页 |
| 2.3.1 图像加密基本方法 | 第26页 |
| 2.3.2 数字图像加密评判标准 | 第26-27页 |
| 2.4 AES图像加密算法分析 | 第27-31页 |
| 2.4.1 AES图像加密原理 | 第27页 |
| 2.4.2 AES图像加解密流程 | 第27-31页 |
| 2.5 改进加密算法图像加密 | 第31-35页 |
| 2.5.1 改进加密算法图像加解密流程 | 第32-33页 |
| 2.5.2 改进加密算法图像加密结果分析 | 第33-35页 |
| 2.6 本章总结 | 第35-36页 |
| 第三章 图像加密系统设计 | 第36-42页 |
| 3.1 加密系统整体架构 | 第36页 |
| 3.2 各个组成模块功能 | 第36-41页 |
| 3.2.1 PCI Express硬核 | 第36-38页 |
| 3.2.1.1 PCI Express硬核功能和特点 | 第36-37页 |
| 3.2.1.2 PCI Express硬核工作原理 | 第37页 |
| 3.2.1.3 PCI Express硬核接口 | 第37-38页 |
| 3.2.2 MIS核介绍 | 第38-39页 |
| 3.2.3 AXI Interconnect核功能描述 | 第39-40页 |
| 3.2.4 DMA模块 | 第40-41页 |
| 3.2.5 AES加解密模块 | 第41页 |
| 3.3 本章小结 | 第41-42页 |
| 第四章 DMA模块设计 | 第42-57页 |
| 4.1 DMA模块介绍 | 第42-43页 |
| 4.1.1 模块功能描述 | 第42-43页 |
| 4.2 发送引擎模块 | 第43-44页 |
| 4.2.1 发送引擎模功能 | 第43页 |
| 4.2.2 发送引擎工作流程 | 第43-44页 |
| 4.3 接收引擎模块 | 第44-45页 |
| 4.3.1 接收引擎模功能 | 第44页 |
| 4.3.2 接收引擎模流程 | 第44-45页 |
| 4.4 接收数据调整模块 | 第45-47页 |
| 4.4.1 接收数据调整功能 | 第45页 |
| 4.4.2 接收数据调原理 | 第45-46页 |
| 4.4.3 数据调整流程 | 第46-47页 |
| 4.5 主控模块介绍 | 第47-50页 |
| 4.5.1 主控模块整体描述 | 第47-48页 |
| 4.5.2 主控模块组成模块功能 | 第48-50页 |
| 4.6 BAR寄存器控制模块 | 第50-55页 |
| 4.6.1 BAR寄存器模块功能 | 第50-52页 |
| 4.6.2 模块流程 | 第52-55页 |
| 4.7 DMA存储控制模块 | 第55-56页 |
| 4.8 本章小结 | 第56-57页 |
| 第五章 改进AES算法FPGA上实现 | 第57-65页 |
| 5.1 AES加密算法FPGA内部架构 | 第57-58页 |
| 5.1.1 加密模块组成 | 第57页 |
| 5.1.2 加密模块工作流程 | 第57-58页 |
| 5.2 AES加解密命令解析模块 | 第58-60页 |
| 5.2.1 模块实现功能 | 第58-59页 |
| 5.2.2 AES加解密命令解析模块控制流程 | 第59-60页 |
| 5.3 AES加解密模块设计 | 第60-64页 |
| 5.3.1 AES加解密模块功能介绍 | 第60页 |
| 5.3.2 基于m序列的流密钥生成器 | 第60-61页 |
| 5.3.3 高速的密钥扩展模块 | 第61-62页 |
| 5.3.4 交叉开关和扩展密钥缓冲器 | 第62-63页 |
| 5.3.5 解码器和数据路由 | 第63页 |
| 5.3.6 AES加密模块和AES解密模块 | 第63-64页 |
| 5.4 本章小结 | 第64-65页 |
| 第六章 实验结果分析 | 第65-86页 |
| 6.1 DMA模块仿真 | 第65-71页 |
| 6.1.1 事务处理层协议 | 第65-67页 |
| 6.1.2 DMA写数据仿真结果 | 第67-70页 |
| 6.1.3 DMA读数据仿真结果 | 第70-71页 |
| 6.2 AES模块仿真 | 第71-78页 |
| 6.2.1 密钥生成仿真 | 第71-73页 |
| 6.2.2 AES加密核仿真 | 第73-76页 |
| 6.2.3 AES解密核仿真 | 第76-78页 |
| 6.3 资源使用和实测 | 第78-85页 |
| 6.3.1 硬件资源介绍 | 第78-83页 |
| 6.3.2 系统运行界面 | 第83-85页 |
| 6.4 本章小结 | 第85-86页 |
| 第七章 总结与展望 | 第86-88页 |
| 7.1 总结 | 第86页 |
| 7.2 创新 | 第86页 |
| 7.3 展望 | 第86-88页 |
| 致谢 | 第88-89页 |
| 参考文献 | 第89-91页 |
| 作者在学期间取得的学术成果 | 第91页 |
