基于JESD204B协议的频率综合器的设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究背景及意义 | 第9-11页 |
| 1.2 频率综合器的研究现状 | 第11-13页 |
| 1.3 本人的主要工作及论文的结构安排 | 第13-15页 |
| 第二章 CPPLL频率综合器的基本工作原理 | 第15-29页 |
| 2.1 CPPLL的基本工作原理 | 第15页 |
| 2.2 CPPLL的组成模块 | 第15-22页 |
| 2.2.1 鉴频鉴相器 | 第15-18页 |
| 2.2.2 电荷泵和低通滤波器 | 第18-20页 |
| 2.2.3 压控振荡器 | 第20-21页 |
| 2.2.4 分频器 | 第21-22页 |
| 2.3 PLL环路传输函数 | 第22-25页 |
| 2.4 PLL噪声传输函数 | 第25-26页 |
| 2.5 抖动（jitter）的定义 | 第26-28页 |
| 2.6 本章小结 | 第28-29页 |
| 第三章 锁相环的噪声分析 | 第29-41页 |
| 3.1 线性分析 | 第29-36页 |
| 3.1.1 鉴相器的噪声模型 | 第29-34页 |
| 3.1.2 噪声传递函数 | 第34页 |
| 3.1.3 噪声带宽 | 第34-35页 |
| 3.1.4 锁相环的信噪比 | 第35-36页 |
| 3.2 非线性分析 | 第36-40页 |
| 3.2.1 观测到的行为 | 第36-38页 |
| 3.2.2 相位误差的非线性分析 | 第38-40页 |
| 3.3 本章小结 | 第40-41页 |
| 第四章 CPPLL频率综合器的电路实现 | 第41-59页 |
| 4.1 鉴频鉴相器的电路设计 | 第41-43页 |
| 4.1.1 鉴频鉴相器的类型 | 第41-42页 |
| 4.1.2 鉴频鉴相器的电路实现 | 第42-43页 |
| 4.2 差分电荷泵的电路设计 | 第43-44页 |
| 4.3 低通滤波器的电路设计 | 第44-45页 |
| 4.4 压控振荡器的电路设计 | 第45-51页 |
| 4.4.1 LC型VCO和环型VCO | 第45-46页 |
| 4.4.2 环型VCO的延迟单元结构 | 第46-48页 |
| 4.4.3 延迟级和复制偏置电路的设计 | 第48-50页 |
| 4.4.4 输出buffer的电路设计 | 第50-51页 |
| 4.5 分频器的电路设计 | 第51-54页 |
| 4.5.1 分频器的分频原理 | 第51-52页 |
| 4.5.2 分频器的电路实现 | 第52-54页 |
| 4.6 电源管理的电路设计 | 第54-56页 |
| 4.6.1 Power Down电路的设计 | 第55页 |
| 4.6.2 电流偏置电路的设计 | 第55-56页 |
| 4.7 锁定检测的电路设计 | 第56页 |
| 4.8 PLL整体前仿结果 | 第56-58页 |
| 4.9 本章小结 | 第58-59页 |
| 第五章 CPPLL频率综合器的版图设计与测试结果 | 第59-70页 |
| 5.1 CPPLL的版图绘制 | 第59-62页 |
| 5.2 后仿结果 | 第62-65页 |
| 5.3 CPPLL芯片测试结果 | 第65-69页 |
| 5.4 本章小结 | 第69-70页 |
| 第六章 总结与展望 | 第70-72页 |
| 6.1 工作总结 | 第70-71页 |
| 6.2 展望 | 第71-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-77页 |
| 攻读硕士学位期间的研究成果 | 第77-78页 |
