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高速低功耗CMOS逐次逼近型模数转换器研究

摘要第5-7页
ABSTRACT第7-8页
符号对照表第13-14页
缩略语对照表第14-18页
第一章 绪论第18-24页
    1.1 课题研究背景第18-19页
    1.2 高速SARADC研究现状及技术挑战第19-20页
        1.2.1 研究现状第19-20页
        1.2.2 技术挑战第20页
    1.3 本文主要工作和贡献第20-22页
        1.3.1 研究内容第20-21页
        1.3.2 主要贡献和创新点第21-22页
    1.4 论文结构第22-24页
第二章 高速低功耗SARADC概述第24-44页
    2.1 SARADC基本原理与结构第24-26页
    2.2 主要性能参数第26-30页
        2.2.1 静态性能参数第26-28页
        2.2.2 动态性能参数第28-30页
    2.3 高速低功耗电容开关时序第30-36页
    2.4 高速SARADC关键电路模块第36-42页
        2.4.1 采样保持开关第36-38页
        2.4.2 电压比较器第38-42页
    2.5 本章小结第42-44页
第三章 8位500MS/s单通道异步SARADC第44-60页
    3.1 系统研究第44-49页
        3.1.1 研究背景与要求第44-45页
        3.1.2 总体结构第45页
        3.1.3 分裂式电容阵列与异步时序结构第45-49页
    3.2 各模块电路实现第49-56页
        3.2.1 子DAC结构与时序第49-52页
        3.2.2 高速比较器电路实现与仿真第52-53页
        3.2.3 SARADC控制逻辑电路第53-56页
        3.2.4 异步时序及异步时钟产生电路第56页
    3.3 SARADC整体仿真结果与分析第56-59页
    3.4 本章小结第59-60页
第四章 10位250MS/s单端/差分输入可配置SARADC第60-82页
    4.1 系统研究第60-64页
        4.1.1 研究背景与要求第60-61页
        4.1.2 总体结构第61-62页
        4.1.3 单端/差分输入可配置结构第62-64页
    4.2 各模块电路实现第64-73页
        4.2.1 子DAC结构与时序第64-68页
        4.2.2 高速单端/差分可配置采样电路第68-69页
        4.2.3 高速比较器结构与仿真第69-70页
        4.2.4 异步开关时序及时钟产生器第70-72页
        4.2.5 SARADC控制逻辑电路第72-73页
    4.3 版图实现第73-78页
        4.3.1 电容阵列匹配性版图设计第73-75页
        4.3.2 比较器匹配性版图设计第75-76页
        4.3.3 SARADC数字电路版图实现第76-77页
        4.3.4 SARADC版图布局与芯片实现第77-78页
    4.4 SARADC测试结果与分析第78-80页
        4.4.1 静态性能测试第78-79页
        4.4.2 动态性能测试第79-80页
    4.5 本章小结第80-82页
第五章 超高速SARADC前端采样和跟随器第82-102页
    5.1 系统研究第82-87页
        5.1.1 研究背景与整体架构第82-83页
        5.1.2 电感峰化技术分析第83-85页
        5.1.3 传统电压跟随器非理想效应分析第85-87页
    5.2 超高速前端采样保持电路第87-92页
        5.2.1 采样保持放大器第87-90页
        5.2.2 两级4×4采样保持结构第90页
        5.2.3 电路仿真与分析第90-92页
    5.3 超高速电压跟随器第92-100页
        5.3.1 高线性度源极跟随器第93-94页
        5.3.2 自校准电路分析与实现第94-97页
        5.3.3 电路仿真与分析第97-100页
    5.4 本章小结第100-102页
第六章 总结与展望第102-104页
    6.1 工作总结第102-103页
    6.2 未来工作展望第103-104页
参考文献第104-114页
致谢第114-116页
作者简介第116-118页

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