| 摘要 | 第2-3页 |
| Abstract | 第3-4页 |
| 1 绪论 | 第7-11页 |
| 1.1 研究背景及意义 | 第7-8页 |
| 1.2 相关技术现状 | 第8-10页 |
| 1.3 论文主要内容及创新点 | 第10-11页 |
| 2 系统总体方案设计 | 第11-31页 |
| 2.1 总体方案框架设计 | 第11-15页 |
| 2.1.1 系统主要功能与技术指标 | 第11-12页 |
| 2.1.2 研发方案分析 | 第12-13页 |
| 2.1.3 系统组成结构 | 第13-15页 |
| 2.2 系统硬件方案设计 | 第15-21页 |
| 2.2.1 元器件选型设计 | 第15-16页 |
| 2.2.2 系统硬件电路设计 | 第16-21页 |
| 2.3 系统软件实现方案设计 | 第21-30页 |
| 2.3.1 开发环境及工作模式设计 | 第21-22页 |
| 2.3.2 ARM主程序设计 | 第22-24页 |
| 2.3.3 CPLD工作逻辑设计 | 第24-26页 |
| 2.3.4 GPS/BD2通信协议解析程序设计 | 第26-27页 |
| 2.3.5 掉电保护程序设计 | 第27-29页 |
| 2.3.6 系统实时性与中断处理程序设计 | 第29-30页 |
| 2.4 本章小结 | 第30-31页 |
| 3 基于CPLD的高精度IRIG-B码逻辑电路设计 | 第31-42页 |
| 3.1 IRIG-B时间码分析 | 第31-33页 |
| 3.1.1 IRIG-B(DC)码分析 | 第31-32页 |
| 3.1.2 IRIG-B(AC)码特性分析 | 第32-33页 |
| 3.2 IRIG-B码编码CPLD逻辑电路程序设计 | 第33-37页 |
| 3.3 IRIG-B码解码CPLD逻辑电路程序设计 | 第37-39页 |
| 3.4 IRIG-B(AC)码CPLD数字调制输出控制程序设计 | 第39-41页 |
| 3.5 本章小结 | 第41-42页 |
| 4 基于CPLD的时统同步源状态检测程序设计 | 第42-47页 |
| 4.1 基于 1PPS特征信号检测的时统同步源状态检测方法 | 第42-45页 |
| 4.2 基于特征内容检测的时统同步源状态检测方法 | 第45-46页 |
| 4.3 本章小结 | 第46-47页 |
| 5 系统测试 | 第47-51页 |
| 5.1 测试方法 | 第47-48页 |
| 5.2 测试结果 | 第48-50页 |
| 5.3 本章小结 | 第50-51页 |
| 6 结论与展望 | 第51-52页 |
| 参考文献 | 第52-55页 |
| 致谢 | 第55-57页 |
