多环路低相噪频率合成器的设计与实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 课题研究背景与意义 | 第10页 |
| 1.2 频率合成器的发展概况 | 第10-14页 |
| 1.2.1 频率合成技术的发展 | 第11-12页 |
| 1.2.2 国内外研究状况 | 第12-14页 |
| 1.3 论文内容和结构安排 | 第14-16页 |
| 第二章 锁相频率合成技术 | 第16-29页 |
| 2.1 频率合成器常见技术分析 | 第16-22页 |
| 2.1.1 混频锁相电路技术分析 | 第17-18页 |
| 2.1.2 DDS和PLL电路结合的技术分析 | 第18-19页 |
| 2.1.3 小数分频技术分析 | 第19-22页 |
| 2.2 常见锁相环的相位噪声分析 | 第22-26页 |
| 2.2.1 单环结构的相位噪声分析 | 第22-25页 |
| 2.2.2 混频结构相位噪声分析 | 第25-26页 |
| 2.3 多环频率合成器的技术分析 | 第26-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 多环路低相噪频率合成器方案设计 | 第29-43页 |
| 3.1 频率合成器指标要求 | 第29页 |
| 3.2 多环频率合成器问题分析 | 第29-33页 |
| 3.3 多环频率合成器的相位噪声分析 | 第33-34页 |
| 3.4 多环频率合成器改进设计方案 | 第34-41页 |
| 3.4.1 多环电路参数设计 | 第34-39页 |
| 3.4.2 倍频电路方案设计 | 第39-41页 |
| 3.5 本章小结 | 第41-43页 |
| 第四章 多环路低相噪频率合成器方案实现 | 第43-63页 |
| 4.1 小数分频杂散的抑制 | 第43-58页 |
| 4.1.1 MASH结构对小数杂散的影响 | 第43-46页 |
| 4.1.2 小数杂散的定位 | 第46-51页 |
| 4.1.3 已有小数杂散抑制方案 | 第51-52页 |
| 4.1.4 参数设计对多环结构小数杂散的抑制 | 第52-58页 |
| 4.2 倍频电路的实现 | 第58-62页 |
| 4.3 本章小结 | 第62-63页 |
| 第五章 系统调试与测试结果 | 第63-69页 |
| 5.1 多环电路实现与调试过程 | 第63-64页 |
| 5.2 测试平台及硬件电路板 | 第64-65页 |
| 5.3 对YTO环的测试结果 | 第65-68页 |
| 5.3.1 相噪测试结果 | 第66-67页 |
| 5.3.2 频率分辨率测试 | 第67-68页 |
| 5.4 本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 6.1 总结 | 第69-70页 |
| 6.2 展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-75页 |
