| 致谢 | 第1-4页 |
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 目录 | 第6-9页 |
| 图表目录 | 第9-11页 |
| 1 绪论 | 第11-21页 |
| ·时间统一系统的概况及重要地位 | 第11-14页 |
| ·时间统一系统简介 | 第11-12页 |
| ·时统设备与用户接口终端 | 第12-14页 |
| ·IRIG-B 码时统终端 | 第14-18页 |
| ·IRIG-B 时间码简介 | 第14-17页 |
| ·IRIG-B 码的特点 | 第17-18页 |
| ·IRIG-B 码接口标准 | 第18页 |
| ·论文研究内容及结构安排 | 第18-21页 |
| 2 全数字 IRIG-B 码解调方案的系统设计 | 第21-31页 |
| ·FPGA、Verilog HDL 概述 | 第21-23页 |
| ·FPGA 简介 | 第21-22页 |
| ·Verilog HDL 语言简介 | 第22-23页 |
| ·IRIG-B 格式时间码解调现状 | 第23-24页 |
| ·全数字 IRIG-B(AC)码解调的原理 | 第24-26页 |
| ·全数字 IRIG-B 码解调的系统设计 | 第26-28页 |
| ·系统架构 | 第26-27页 |
| ·主要功能模块的设计 | 第27-28页 |
| ·提高 B 码的解调精度 | 第28-29页 |
| ·本章小结 | 第29-31页 |
| 3 全数字科斯塔斯环 | 第31-39页 |
| ·载波同步技术 | 第31-32页 |
| ·载波同步简介 | 第31页 |
| ·锁相环原理 | 第31-32页 |
| ·科斯塔斯环载波同步原理 | 第32-34页 |
| ·科斯塔斯环原理 | 第32-33页 |
| ·科斯塔斯环的数字化 | 第33-34页 |
| ·全数字 Costas 环各功能部件工作原理 | 第34-38页 |
| ·数字环路滤波器 | 第34-35页 |
| ·NCO 的工作原理 | 第35-37页 |
| ·数字鉴相器的工作原理 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 4 基于 FPGA 的 IRIG-B(DC)码解调的设计与实现 | 第39-53页 |
| ·IRIG-B（DC）码解码器方案设计 | 第39-41页 |
| ·计数时钟的选择 | 第39页 |
| ·解码中状态机的设计 | 第39-40页 |
| ·系统设计方案 | 第40-41页 |
| ·B(DC)码解调器的软件设计流程 | 第41-45页 |
| ·B(DC)码解码的 FPGA 实现 | 第45-51页 |
| ·时钟分频模块 | 第46页 |
| ·边沿脉冲产生模块 | 第46-47页 |
| ·脉宽计数模块 | 第47-48页 |
| ·码元赋值 | 第48页 |
| ·帧头识别模块 | 第48-49页 |
| ·时间信息提取模块 | 第49-50页 |
| ·1PPS 提取模块 | 第50-51页 |
| ·解码实现结果分析 | 第51页 |
| ·本章小结 | 第51-53页 |
| 5 全数字 IRIG-B(AC)码解调方法的研究与设计 | 第53-67页 |
| ·IRIG-B(AC)码解调的设计方案 | 第53-54页 |
| ·Costas 环在 B(AC)解调中的应用分析 | 第54-60页 |
| ·全数字 Costas 环的各部件参数设计 | 第54-56页 |
| ·Costas 环的 matlab 仿真结果分析 | 第56-60页 |
| ·全数字 Costas 环的 FPGA 电路设计 | 第60-64页 |
| ·Costas 环的 FPGA 实现 | 第60-63页 |
| ·FPGA 的资源占用情况 | 第63-64页 |
| ·全数字 Costas 环在解调中的实现结果 | 第64页 |
| ·设计中的难点与解决方案 | 第64-65页 |
| ·本章小结 | 第65-67页 |
| 6 总结与展望 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 作者简介及在学期间发表的学术论文与研究成果 | 第71-72页 |