| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 1 绪论 | 第10-20页 |
| ·数字通信系统和纠错编码 | 第10-12页 |
| ·LDPC 码的历程以及应用 | 第12-15页 |
| ·LDPC 码的发展历程 | 第12-14页 |
| ·LDPC 码的应用领域 | 第14-15页 |
| ·FPGA 的基本硬件知识 | 第15-18页 |
| ·基于 Verilog HDL 的 FPGA 的设计流程 | 第16-18页 |
| ·课题选择意义及章节安排 | 第18-20页 |
| ·课题选择意义 | 第18页 |
| ·文章的内容安排 | 第18-20页 |
| 2 QC-LDPC 码结构的提出 | 第20-30页 |
| ·LDPC 的概述 | 第20-21页 |
| ·LDPC 码的定义 | 第20-21页 |
| ·LDPC 码的 Tanner 表示 | 第21页 |
| ·构造 LDPC 码的方法 | 第21-25页 |
| ·随机的校验矩阵的构造 | 第22-24页 |
| ·半随机校验矩阵的构造 | 第24-25页 |
| ·QC-LDPC 码 | 第25-28页 |
| ·QC-LDPC 码的定义 | 第25-26页 |
| ·一种 QC-LDPC 码的介绍 | 第26-28页 |
| ·误码率性能的比较 | 第28页 |
| ·本章小结 | 第28-30页 |
| 3 QC-LDPC 码的编码算法及 FPGA 实现 | 第30-42页 |
| ·目前常用的编码算法 | 第30-32页 |
| ·基于高斯消去的编码算法 | 第30-31页 |
| ·RU 算法的编码算法 | 第31-32页 |
| ·快速编码算法 | 第32-33页 |
| ·快速编码算法性能分析 | 第33-34页 |
| ·QC-LDPC 码编码器的 FPGA 硬件设计 | 第34-40页 |
| ·QC-LDPC 编码器的总体结构 | 第34-36页 |
| ·控制模块 | 第36-37页 |
| ·h_(ij)~*m_j生成模块 | 第37-38页 |
| ·lamda 生成模块 | 第38-39页 |
| ·校验位的生成模块 | 第39-40页 |
| ·FPGA 的验证分析 | 第40-41页 |
| ·本章小结 | 第41-42页 |
| 4 QC-LDPC 码译码算法及研究 | 第42-53页 |
| ·硬判决的译码算法 | 第42-43页 |
| ·软判决的译码算法 | 第43-51页 |
| ·概率域的 BP 译码算法 | 第43-47页 |
| ·对数域（LLR）的 BP 译码算法 | 第47-49页 |
| ·UMP BP-based 算法（最小和或最大积算法） | 第49-50页 |
| ·Offset BP-based 算法（偏移最小和算法） | 第50-51页 |
| ·QC-LDPC 码译码算法性能的分析 | 第51-52页 |
| ·Offset BP-Based 算法与 BP 算法的比较 | 第51页 |
| ·偏移因子的确定 | 第51-52页 |
| ·本章小结 | 第52-53页 |
| 5 QC-LDPC 译码器的 FPGA 实现 | 第53-71页 |
| ·译码器设计的三种结构 | 第53-55页 |
| ·串行结构 | 第53-54页 |
| ·并行结构 | 第54页 |
| ·部分并行的结构 | 第54-55页 |
| ·量化比特的确定 | 第55-56页 |
| ·QC-LDPC 译码器的设计 | 第56-67页 |
| ·数据的缓冲模块 | 第57-59页 |
| ·外部信息存储模块 | 第59-61页 |
| ·校验节点的处理模块 | 第61-62页 |
| ·变量节点的处理模块 | 第62-63页 |
| ·输出缓冲及译码判决输出模块 | 第63-64页 |
| ·控制模块 | 第64-67页 |
| ·QC-LDPC 码译码器的实施验证与分析 | 第67-70页 |
| ·实施验证 | 第67-69页 |
| ·译码器的性能分析 | 第69-70页 |
| ·本章小结 | 第70-71页 |
| 6 结论 | 第71-73页 |
| 参考文献 | 第73-76页 |
| 致谢 | 第76-77页 |
| 攻读学位期间发表的论文目录 | 第77-78页 |
| 附录 | 第78-79页 |
