| 摘要 | 第4-5页 |
| abstract | 第5-10页 |
| 主要符号表 | 第10-12页 |
| 第1章绪论 | 第12-17页 |
| 1.1选题背景与研究意义 | 第12-13页 |
| 1.2国内外研究现状 | 第13-15页 |
| 1.3论文主要工作及结构安排 | 第15-17页 |
| 第2章Σ-Δ调制器的原理及结构选取 | 第17-32页 |
| 2.1Σ-Δ调制器简介 | 第17-22页 |
| 2.1.1原理介绍 | 第17-18页 |
| 2.1.2量化噪声 | 第18-19页 |
| 2.1.3过采样技术 | 第19-20页 |
| 2.1.4量化噪声整形技术 | 第20-22页 |
| 2.2高阶Σ-Δ调制器 | 第22-25页 |
| 2.2.1Σ-Δ调制器的有效位数 | 第23页 |
| 2.2.2单环1位高阶Σ-Δ调制器 | 第23-24页 |
| 2.2.3MASH型高阶Σ-Δ调制器 | 第24页 |
| 2.2.4多位量化器型高阶Σ-Δ调制器 | 第24-25页 |
| 2.3不同环路结构的1位4阶Σ-Δ调制器 | 第25-28页 |
| 2.3.14阶FB型 | 第25-26页 |
| 2.3.24阶FF型 | 第26页 |
| 2.3.34阶CRFF型 | 第26-27页 |
| 2.3.44阶FBFF型 | 第27页 |
| 2.3.54阶CRFB型 | 第27-28页 |
| 2.4本文所设计的Σ-Δ调制器的结构选取 | 第28-29页 |
| 2.5自带斩波器的1位4阶CRFF型Σ-Δ调制器的系统设计 | 第29-32页 |
| 2.5.1积分器噪声 | 第29-30页 |
| 2.5.2时钟抖动和开关非理想因素 | 第30页 |
| 2.5.3积分器的非理想因素 | 第30-31页 |
| 2.5.4本文所设计的四阶Σ-Δ调制器的系统设计 | 第31-32页 |
| 第3章Σ-Δ调制器的电路级设计 | 第32-60页 |
| 3.1四阶Σ-Δ调制器的电路级设计 | 第32页 |
| 3.2第一级积分器设计 | 第32-45页 |
| 3.2.1OTA1的结构选取 | 第34-38页 |
| 3.2.2带增益自举结构的输入自适应AB类偏置RFC结构OTA | 第38-41页 |
| 3.2.3共模反馈电路（CMFB） | 第41-43页 |
| 3.2.4电压偏置模块 | 第43-44页 |
| 3.2.5斩波电路 | 第44-45页 |
| 3.2.6第一级积分器仿真验证 | 第45页 |
| 3.3第二、三、四级积分器设计 | 第45-51页 |
| 3.4前馈求和电路 | 第51页 |
| 3.51位量化器 | 第51-52页 |
| 3.6带隙基准（Bandgap） | 第52-56页 |
| 3.6.1负温度系数 | 第53页 |
| 3.6.2正温度系数 | 第53-54页 |
| 3.6.3带隙基准电压结构 | 第54-56页 |
| 3.7时钟电路（CLK） | 第56-57页 |
| 3.81位DAC反馈模块 | 第57-58页 |
| 3.9Σ-Δ调制器的仿真结果 | 第58-60页 |
| 第4章高精度Σ-Δ调制器的版图设计及性能测试 | 第60-72页 |
| 4.1版图设计中的非理想因素及设计规则 | 第60-61页 |
| 4.2Σ-Δ调制器的子电路模块版图设计 | 第61-66页 |
| 4.2.1积分器版图设计 | 第61-63页 |
| 4.2.2前馈求和电路的版图设计 | 第63页 |
| 4.2.31位量化器的版图和1位DAC电路版图 | 第63-64页 |
| 4.2.4带隙基准模块的版图设计 | 第64页 |
| 4.2.5时钟模块的版图设计 | 第64-65页 |
| 4.2.6Σ-Δ调制器整体版图 | 第65-66页 |
| 4.3Σ-Δ调制器的版图、芯片照片及实物 | 第66-67页 |
| 4.4Σ-Δ调制器芯片的测试 | 第67-72页 |
| 4.4.1测试方案 | 第67-69页 |
| 4.4.2芯片测试及性能总结 | 第69-72页 |
| 第5章结论 | 第72-74页 |
| 5.1工作总结 | 第72页 |
| 5.2展望 | 第72-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-79页 |
| 附录 | 第79页 |