可应用于高性能DSP的中断系统的设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第13-20页 |
| 1.1 研究背景与意义 | 第13-15页 |
| 1.2 DSP的现状与发展 | 第15-16页 |
| 1.2.1 DSP芯片的现状 | 第15页 |
| 1.2.2 DSP技术的发展趋势 | 第15-16页 |
| 1.3 高性能DSP芯片的发展趋势 | 第16-17页 |
| 1.4 研究内容 | 第17-18页 |
| 1.5 论文结构 | 第18-20页 |
| 第二章 中断系统概述及实现方案 | 第20-32页 |
| 2.1 中断系统简介 | 第20-24页 |
| 2.1.1 中断的定义 | 第20页 |
| 2.1.2 中断的作用 | 第20-21页 |
| 2.1.3 中断处理过程 | 第21-22页 |
| 2.1.4 中断的几个概念 | 第22-24页 |
| 2.2 中断系统的结构划分 | 第24-25页 |
| 2.3 中断系统结构设计 | 第25-31页 |
| 2.3.1 中断的三级结构 | 第25-29页 |
| 2.3.2 中断的两级向量 | 第29-30页 |
| 2.3.3 中断向量表 | 第30-31页 |
| 2.4 本章小结 | 第31-32页 |
| 第三章 中断系统硬件电路结构设计 | 第32-43页 |
| 3.1 中断的响应流程 | 第32-33页 |
| 3.2 中断的硬件电路结构 | 第33-34页 |
| 3.3 中断请求的产生 | 第34-35页 |
| 3.4 PIE控制器的设计 | 第35-39页 |
| 3.4.1 PIE级寄存器的描述 | 第36-38页 |
| 3.4.2 优先编码器的设计 | 第38-39页 |
| 3.4.3 外设中断向量的生成 | 第39页 |
| 3.4.4 低电平脉冲产生电路 | 第39页 |
| 3.5 CPU级硬件电路设计 | 第39-41页 |
| 3.6 中断请求的等待时间 | 第41-42页 |
| 3.7 本章小结 | 第42-43页 |
| 第四章 中断内核部分的设计 | 第43-59页 |
| 4.1 指令系统 | 第43-45页 |
| 4.1.1 寻址方式 | 第43-44页 |
| 4.1.2 指令集的分类 | 第44-45页 |
| 4.1.3 中断相关的几条指令 | 第45页 |
| 4.2 DSP内核架构 | 第45-52页 |
| 4.2.1 中央处理单元CPU结构 | 第45-47页 |
| 4.2.2 中央算术逻辑 | 第47页 |
| 4.2.3 辅助寄存器算术逻辑 | 第47-48页 |
| 4.2.4 32位×32位乘法单元 | 第48-49页 |
| 4.2.5 程序地址产生部件 | 第49-51页 |
| 4.2.6 程序控制逻辑 | 第51-52页 |
| 4.3 流水线相关分析 | 第52-57页 |
| 4.3.1 流水线运行指令的过程 | 第52-55页 |
| 4.3.2 流水线活动的冻结 | 第55-56页 |
| 4.3.3 流水线的保护 | 第56-57页 |
| 4.4 内核部分中断相关问题及解决办法 | 第57-58页 |
| 4.4.1 精确中断 | 第57-58页 |
| 4.4.2 中断的现场保护与恢复 | 第58页 |
| 4.5 本章小结 | 第58-59页 |
| 第五章 不同中断事件的仿真验证及芯片测试 | 第59-68页 |
| 5.1 搭建仿真平台 | 第59-60页 |
| 5.2 不同中断事件的仿真验证 | 第60-65页 |
| 5.2.1 不可屏蔽中断仿真 | 第61-63页 |
| 5.2.2 可屏蔽中断仿真 | 第63-65页 |
| 5.3 芯片测试 | 第65-67页 |
| 5.4 本章小结 | 第67-68页 |
| 总结与展望 | 第68-70页 |
| 参考文献 | 第70-73页 |
| 致谢 | 第73-74页 |
| 附录B.1 攻读学位期间参加的科研项目 | 第74-75页 |
| 附录B.2 现场保存与恢复汇编程序 | 第75-77页 |
| 附录B.3 ADP32芯片版图 | 第77页 |
