基于FPGA的基带信号存储与重建技术研究与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-17页 |
| 1.1 课题背景 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-15页 |
| 1.2.1 相关产品现状及发展态势 | 第11-12页 |
| 1.2.2 内存技术现状及发展态势 | 第12-15页 |
| 1.3 论文主要内容及结构安排 | 第15-17页 |
| 第二章 总体方案设计及理论基础 | 第17-34页 |
| 2.1 主要指标 | 第17-18页 |
| 2.2 方案设计 | 第18-23页 |
| 2.2.1 方案理论框架 | 第18-19页 |
| 2.2.2 基带信号存储与重建总体方案 | 第19-21页 |
| 2.2.3 基带信号存储单元方案设计 | 第21-22页 |
| 2.2.4 基带信号重建单元方案设计 | 第22-23页 |
| 2.3 关键技术理论 | 第23-33页 |
| 2.3.1 DDR3 SDRAM工作原理 | 第23-27页 |
| 2.3.2 CIC滤波器原理 | 第27-31页 |
| 2.3.3 FIR滤波器原理 | 第31-33页 |
| 2.4 本章小结 | 第33-34页 |
| 第三章 基带信号存储单元设计与实现 | 第34-60页 |
| 3.1 基带信号接收与生成单元设计与实现 | 第34-45页 |
| 3.1.1 单元顶层设计 | 第34-35页 |
| 3.1.2 外部基带信号接收单元设计与实现 | 第35-37页 |
| 3.1.3 内部基带信号生成单元设计与实现 | 第37-45页 |
| 3.1.3.1 相关原理 | 第37-41页 |
| 3.1.3.2 成型滤波器设计及仿真 | 第41-43页 |
| 3.1.3.3 基带信号产生的FPGA实现 | 第43-45页 |
| 3.2 DDR3存储控制器设计与验证 | 第45-49页 |
| 3.2.1 DDR3存储控制器的设计 | 第45-47页 |
| 3.2.2 DDR3存储控制器的仿真与验证 | 第47-49页 |
| 3.3 DDR3存储控制器用户逻辑设计与验证 | 第49-58页 |
| 3.3.1 DDR3存储控制器用户逻辑设计 | 第50-54页 |
| 3.3.2 DDR3循环读取与连续性处理设计 | 第54-56页 |
| 3.3.3 DDR3存储控制器用户逻辑验证 | 第56-58页 |
| 3.3.3.1 写操作实验验证 | 第56-57页 |
| 3.3.3.2 读操作实验验证 | 第57-58页 |
| 3.3.3.3 循环读取实验验证 | 第58页 |
| 3.4 本章小结 | 第58-60页 |
| 第四章 基带信号重建单元设计与实现 | 第60-75页 |
| 4.1 信号重建单元总体设计 | 第60-61页 |
| 4.2 信号重建单元仿真 | 第61-71页 |
| 4.2.1 滤波器在线重载设计 | 第61-63页 |
| 4.2.2 重建滤波器MATLAB仿真 | 第63-66页 |
| 4.2.3 重建滤波器MODELSIM仿真 | 第66-71页 |
| 4.3 信号重建单元验证 | 第71-74页 |
| 4.3.1 系数在线重载时序验证 | 第71页 |
| 4.3.2 重建滤波器组时序验证 | 第71-72页 |
| 4.3.3 信号重建单元总体验证 | 第72-74页 |
| 4.4 本章小结 | 第74-75页 |
| 第五章 结果验证与分析 | 第75-90页 |
| 5.1 测试目的与内容 | 第75页 |
| 5.2 测试平台与方案 | 第75-78页 |
| 5.2.1 测试平台 | 第75-77页 |
| 5.2.2 测试方案 | 第77-78页 |
| 5.3 测试结果与分析 | 第78-89页 |
| 5.3.1 存储单元测试结果与分析 | 第78-81页 |
| 5.3.2 重建单元测试结果与分析 | 第81-84页 |
| 5.3.3 调制方式和幅值分辨率测试 | 第84-89页 |
| 5.4 本章小结 | 第89-90页 |
| 第六章 总结 | 第90-92页 |
| 致谢 | 第92-93页 |
| 参考文献 | 第93-96页 |
