| 摘要 | 第3-4页 |
| abstract | 第4-5页 |
| 主要符号对照表 | 第9-10页 |
| 第1章 绪论 | 第10-22页 |
| 1.1 研究背景 | 第10-13页 |
| 1.2 网络安全处理器综述 | 第13-19页 |
| 1.3 论文工作 | 第19-20页 |
| 1.4 论文结构 | 第20-22页 |
| 第2章 网络安全体系及网络安全处理器功能模型 | 第22-39页 |
| 2.1 网络协议及安全体系 | 第22-25页 |
| 2.1.1 网络协议分层模型 | 第22-24页 |
| 2.1.2 网络协议安全解析 | 第24页 |
| 2.1.3 网络安全协议概述 | 第24-25页 |
| 2.2 网络层安全实施架构 | 第25-31页 |
| 2.2.1 IP 协议安全解析 | 第25-26页 |
| 2.2.2 IPSec 安全协议 | 第26-31页 |
| 2.3 网络安全处理器功能模型 | 第31-38页 |
| 2.3.1 网络安全设备结构模型 | 第31-32页 |
| 2.3.2 网络安全处理器功能模型 | 第32-35页 |
| 2.3.3 网络安全处理器 SoC 设计方法 | 第35-38页 |
| 2.4 本章小结 | 第38-39页 |
| 第3章 单通道 10Gbps 在线网络安全处理器结构 | 第39-51页 |
| 3.1 单通道 10Gbps 在线网络安全处理器特性 | 第39-41页 |
| 3.2 单通道 10Gbps 在线网络安全处理器结构 | 第41-49页 |
| 3.2.1 典型在线网络安全处理器 SoC 结构分析 | 第41-42页 |
| 3.2.2 单通道 10Gbps 在线网络安全处理器结构设计 | 第42-47页 |
| 3.2.3 单通道 10Gbps 在线网络安全处理器设计挑战点 | 第47-49页 |
| 3.3 本章小结 | 第49-51页 |
| 第4章 单通道 10Gbps 在线安全处理器关键技术研究 | 第51-78页 |
| 4.1 高效数据传输通路 | 第51-62页 |
| 4.1.1 流水线数据通路 | 第51-53页 |
| 4.1.2 交叉开关片上互联 | 第53-58页 |
| 4.1.3 数据包高效率调度 | 第58-62页 |
| 4.2 数据缓冲与均衡分配 | 第62-67页 |
| 4.2.1 数据缓冲与分配机制 | 第62-64页 |
| 4.2.2 单通道 10Gbps 数据缓冲与分配 | 第64-66页 |
| 4.2.3 单通道 10Gbps 高速收发模块设计 | 第66-67页 |
| 4.3 数据库快速查找方法 | 第67-73页 |
| 4.3.1 硬件模式匹配算法 | 第68-69页 |
| 4.3.2 数据库快速查找算法 | 第69-70页 |
| 4.3.3 数据库快速查找设计 | 第70-73页 |
| 4.4 密码算法片外可扩展 | 第73-77页 |
| 4.4.1 片外可扩展策略 | 第73-74页 |
| 4.4.2 片外可扩展协议 | 第74-76页 |
| 4.4.3 片外可扩展控制器设计 | 第76-77页 |
| 4.5 本章小结 | 第77-78页 |
| 第5章 单通道 10Gbps 在线网络安全处理器关键模块设计 | 第78-100页 |
| 5.11 0Gbps 以太网物理编码层模块设计 | 第78-83页 |
| 5.1.1 功能概述 | 第78-80页 |
| 5.1.2 模块设计 | 第80-82页 |
| 5.1.3 FPGA 验证 | 第82-83页 |
| 5.2 IPSec 协议模块设计 | 第83-89页 |
| 5.2.1 AH 协议模块 | 第83-86页 |
| 5.2.2 ESP 协议模块 | 第86-89页 |
| 5.3 高速密码算法模块设计 | 第89-96页 |
| 5.3.1 HMAC 算法模块 | 第89-94页 |
| 5.3.2 AES 算法模块 | 第94-96页 |
| 5.4 可配置 IPSec 协议处理器设计 | 第96-99页 |
| 5.4.1 结构设计 | 第96页 |
| 5.4.2 建模仿真 | 第96-98页 |
| 5.4.3 FPGA 验证 | 第98-99页 |
| 5.5 本章小结 | 第99-100页 |
| 第6章 单通道 10Gbps 在线网络安全处理器设计验证与流片测试 | 第100-122页 |
| 6.1 单通道 10Gbps 在线网络安全处理器仿真验证 | 第100-104页 |
| 6.1.1 仿真验证方法 | 第100-103页 |
| 6.1.2 仿真结果分析 | 第103-104页 |
| 6.2 单通道 10Gbps 在线网络安全处理器 FPGA 验证 | 第104-110页 |
| 6.2.1 FPGA 验证方法 | 第105页 |
| 6.2.2 FPGA 验证结果分析 | 第105-110页 |
| 6.3 单通道 10Gbps 网络安全处理器核心部分流片验证 | 第110-121页 |
| 6.3.1 第一次流片 THSP10G100 结构与设计 | 第110-112页 |
| 6.3.2 第一次流片 THSP10G100 芯片测试与结果分析 | 第112-118页 |
| 6.3.3 第二次流片 THSP10G200 芯片测试与结果分析 | 第118-121页 |
| 6.4 本章小结 | 第121-122页 |
| 第7章 结论 | 第122-125页 |
| 7.1 结论与创新点 | 第122-123页 |
| 7.2 工作展望 | 第123-125页 |
| 参考文献 | 第125-133页 |
| 致谢 | 第133-135页 |
| 个人简历、在学期间发表的学术论文与研究成果 | 第135-136页 |
