摘要 | 第5-6页 |
ABSTRACT | 第6页 |
符号对照表 | 第10-11页 |
缩略语对照表 | 第11-15页 |
第一章 绪论 | 第15-21页 |
1.1 研究背景 | 第15页 |
1.2 DSP技术基础 | 第15-17页 |
1.2.1 DSP发展现状 | 第15-16页 |
1.2.2 DSP发展趋势 | 第16-17页 |
1.3 FPGA技术基础 | 第17-18页 |
1.3.1 什么是FPGA | 第17页 |
1.3.2 FPGA技术的优势 | 第17-18页 |
1.3.3 FPGA技术发展方向 | 第18页 |
1.4 并行处理技术 | 第18-20页 |
1.4.1 并行处理方式 | 第19页 |
1.4.2 并行编程模型 | 第19-20页 |
1.5 论文结构 | 第20-21页 |
第二章 并行处理板卡硬件设计 | 第21-37页 |
2.1 芯片选型 | 第21-24页 |
2.1.1 DSP芯片选型 | 第21-23页 |
2.1.2 FPGA芯片选型 | 第23-24页 |
2.2 电源模块设计 | 第24-29页 |
2.2.1 电源需求分析 | 第24-27页 |
2.2.2 板卡电源规划 | 第27-28页 |
2.2.3 上电顺序 | 第28-29页 |
2.3 时钟模块设计 | 第29-32页 |
2.3.1 板卡所需时钟分析 | 第29-30页 |
2.3.2 时钟芯片选择 | 第30-31页 |
2.3.3 时钟方案设计 | 第31-32页 |
2.4 主处理器外围设备设计 | 第32-37页 |
2.4.1 XC7VX690T配置电路设计 | 第32-33页 |
2.4.2 QDRII+ SRAM电路设计 | 第33-34页 |
2.4.3 DSP的SPI接口设计 | 第34-35页 |
2.4.4 DDR3 SDRAM电路设计 | 第35页 |
2.4.5 EMIF外围电路设计 | 第35-36页 |
2.4.6 DSP JTAG电路设计 | 第36-37页 |
第三章 芯片间并行设计 | 第37-49页 |
3.1 硬件板卡整体并行性分析 | 第37-38页 |
3.2 并行处理相关互联技术 | 第38-46页 |
3.2.1 串行传输技术 | 第38-39页 |
3.2.2 SRIO互联技术 | 第39-43页 |
3.2.3 Hyperlink互联技术 | 第43-44页 |
3.2.4 PCIe互联技术 | 第44-46页 |
3.3 并行处理数据流分析 | 第46-49页 |
3.3.1 流水处理方式 | 第46-48页 |
3.3.2 完全并行方式 | 第48-49页 |
第四章 多核DSP并行处理技术 | 第49-61页 |
4.1 DSP基本特点 | 第49-50页 |
4.2 TMS320C6678简介 | 第50-53页 |
4.2.1 KeyStone架构 | 第51-52页 |
4.2.2 C66x内核 | 第52-53页 |
4.3 多核并行技术 | 第53-55页 |
4.3.1 共享存储方式 | 第53-54页 |
4.3.2 硬件信号量 | 第54-55页 |
4.3.3 消息队列(Message Q) | 第55页 |
4.4 基于TMS320C6678的大点数FFT并行实现 | 第55-61页 |
4.4.1 大点数FFT并行分解 | 第56-57页 |
4.4.2 并行实现 | 第57-59页 |
4.4.3 实时性分析 | 第59-61页 |
第五章 高性能FPGA并行处理技术 | 第61-79页 |
5.1 FPGA硬件加速原理 | 第61-62页 |
5.2 高层次综合技术(HLS) | 第62-67页 |
5.2.1 什么是HLS | 第63-64页 |
5.2.2 为什么要用HLS | 第64-65页 |
5.2.3 HLS的设计流程 | 第65-67页 |
5.3 HLS并行优化策略 | 第67-71页 |
5.3.1 延迟与吞吐量 | 第67-69页 |
5.3.2 循环处理 | 第69-70页 |
5.3.3 数组处理 | 第70-71页 |
5.4 使用HLS并行实现FIR滤波 | 第71-79页 |
5.4.1 FIR滤波器基本结构 | 第71-72页 |
5.4.2 HLS实现FIR滤波器 | 第72-74页 |
5.4.3 优化约束 | 第74-79页 |
第六章 总结与展望 | 第79-81页 |
参考文献 | 第81-83页 |
致谢 | 第83-85页 |
作者简介 | 第85-86页 |