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基于高性能FPGA与多核DSP架构的并行设计

摘要第5-6页
ABSTRACT第6页
符号对照表第10-11页
缩略语对照表第11-15页
第一章 绪论第15-21页
    1.1 研究背景第15页
    1.2 DSP技术基础第15-17页
        1.2.1 DSP发展现状第15-16页
        1.2.2 DSP发展趋势第16-17页
    1.3 FPGA技术基础第17-18页
        1.3.1 什么是FPGA第17页
        1.3.2 FPGA技术的优势第17-18页
        1.3.3 FPGA技术发展方向第18页
    1.4 并行处理技术第18-20页
        1.4.1 并行处理方式第19页
        1.4.2 并行编程模型第19-20页
    1.5 论文结构第20-21页
第二章 并行处理板卡硬件设计第21-37页
    2.1 芯片选型第21-24页
        2.1.1 DSP芯片选型第21-23页
        2.1.2 FPGA芯片选型第23-24页
    2.2 电源模块设计第24-29页
        2.2.1 电源需求分析第24-27页
        2.2.2 板卡电源规划第27-28页
        2.2.3 上电顺序第28-29页
    2.3 时钟模块设计第29-32页
        2.3.1 板卡所需时钟分析第29-30页
        2.3.2 时钟芯片选择第30-31页
        2.3.3 时钟方案设计第31-32页
    2.4 主处理器外围设备设计第32-37页
        2.4.1 XC7VX690T配置电路设计第32-33页
        2.4.2 QDRII+ SRAM电路设计第33-34页
        2.4.3 DSP的SPI接口设计第34-35页
        2.4.4 DDR3 SDRAM电路设计第35页
        2.4.5 EMIF外围电路设计第35-36页
        2.4.6 DSP JTAG电路设计第36-37页
第三章 芯片间并行设计第37-49页
    3.1 硬件板卡整体并行性分析第37-38页
    3.2 并行处理相关互联技术第38-46页
        3.2.1 串行传输技术第38-39页
        3.2.2 SRIO互联技术第39-43页
        3.2.3 Hyperlink互联技术第43-44页
        3.2.4 PCIe互联技术第44-46页
    3.3 并行处理数据流分析第46-49页
        3.3.1 流水处理方式第46-48页
        3.3.2 完全并行方式第48-49页
第四章 多核DSP并行处理技术第49-61页
    4.1 DSP基本特点第49-50页
    4.2 TMS320C6678简介第50-53页
        4.2.1 KeyStone架构第51-52页
        4.2.2 C66x内核第52-53页
    4.3 多核并行技术第53-55页
        4.3.1 共享存储方式第53-54页
        4.3.2 硬件信号量第54-55页
        4.3.3 消息队列(Message Q)第55页
    4.4 基于TMS320C6678的大点数FFT并行实现第55-61页
        4.4.1 大点数FFT并行分解第56-57页
        4.4.2 并行实现第57-59页
        4.4.3 实时性分析第59-61页
第五章 高性能FPGA并行处理技术第61-79页
    5.1 FPGA硬件加速原理第61-62页
    5.2 高层次综合技术(HLS)第62-67页
        5.2.1 什么是HLS第63-64页
        5.2.2 为什么要用HLS第64-65页
        5.2.3 HLS的设计流程第65-67页
    5.3 HLS并行优化策略第67-71页
        5.3.1 延迟与吞吐量第67-69页
        5.3.2 循环处理第69-70页
        5.3.3 数组处理第70-71页
    5.4 使用HLS并行实现FIR滤波第71-79页
        5.4.1 FIR滤波器基本结构第71-72页
        5.4.2 HLS实现FIR滤波器第72-74页
        5.4.3 优化约束第74-79页
第六章 总结与展望第79-81页
参考文献第81-83页
致谢第83-85页
作者简介第85-86页

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