| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第12-16页 |
| 1.1 研究背景与意义 | 第12页 |
| 1.2 课题研究现状和发展 | 第12-15页 |
| 1.2.1 数据采集系统的现状和发展 | 第12-14页 |
| 1.2.2 FPGA的现状和发展 | 第14-15页 |
| 1.3 论文研究的主要工作及组织结构 | 第15-16页 |
| 第二章 系统所涉及的相关理论与技术 | 第16-26页 |
| 2.1 模数转换基本理论 | 第16-18页 |
| 2.2 高速并行时间交替采样技术 | 第18-22页 |
| 2.2.1 高速并行时间交替采样技术基本原理 | 第18-20页 |
| 2.2.2 高速并行时间交替采样系统引入的误差 | 第20-22页 |
| 2.3 FPGA技术介绍 | 第22-25页 |
| 2.3.1 FPGA介绍 | 第22页 |
| 2.3.2 FPGA开发流程 | 第22-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 高速并行数据采集系统前端硬件设计与实现 | 第26-43页 |
| 3.1 系统总体设计 | 第26-29页 |
| 3.1.1 系统性能指标 | 第26页 |
| 3.1.2 系统设计方案 | 第26-29页 |
| 3.1.2.1 ADC芯片选型 | 第26-27页 |
| 3.1.2.2 系统处理平台选择 | 第27-28页 |
| 3.1.2.3 系统总体方案 | 第28-29页 |
| 3.2 信号调理电路设计与实现 | 第29-35页 |
| 3.2.1 芯片选型 | 第30-31页 |
| 3.2.2 性能参数仿真 | 第31-33页 |
| 3.2.3 SPI接口设计 | 第33页 |
| 3.2.4 供电设计 | 第33-34页 |
| 3.2.5 信号调理电路PCB绘制 | 第34-35页 |
| 3.3 高速采样卡硬件设计与实现 | 第35-42页 |
| 3.3.1 高速采样卡硬件总体设计 | 第35页 |
| 3.3.2 FMC接口总线 | 第35-36页 |
| 3.3.3 AD转换 | 第36-37页 |
| 3.3.4 ADC工作模式 | 第37-39页 |
| 3.3.5 采样卡时钟模块 | 第39页 |
| 3.3.6 采样卡温度电压监控模块 | 第39-40页 |
| 3.3.7 采样卡控制模块 | 第40-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第四章 高速采样卡FPGA功能模块设计与实现 | 第43-56页 |
| 4.1 高速采样卡FPGA功能模块总体设计 | 第43-44页 |
| 4.2 时钟复位模块设计与实现 | 第44-45页 |
| 4.3 初始化模块设计与实现 | 第45-46页 |
| 4.4 I2C接口模块设计与实现 | 第46-51页 |
| 4.4.1 I2C总线协议 | 第46-47页 |
| 4.4.2 I2C转SPI桥和温度电压监控模块设计与实现 | 第47-51页 |
| 4.4.2.1 采样卡ADC的配置 | 第49页 |
| 4.4.2.2 采样卡时钟模块的配置 | 第49-51页 |
| 4.5 ADC数据接口模块设计与实现 | 第51-55页 |
| 4.5.1 io_delay控制模块 | 第51-52页 |
| 4.5.1.1 io_delay | 第51页 |
| 4.5.1.2 io_delay模块设计与实现 | 第51-52页 |
| 4.5.2 数据时钟模块设计与实现 | 第52-53页 |
| 4.5.3 ISERDES解串器接口模块设计与实现 | 第53-55页 |
| 4.5.3.1 ISERDES解串器 | 第53页 |
| 4.5.3.2 1比8解串器模块设计与实现 | 第53-55页 |
| 4.5.4 数据重组模块设计与实现 | 第55页 |
| 4.6 本章小结 | 第55-56页 |
| 第五章 测试与结果 | 第56-67页 |
| 5.1 信号调理电路测试 | 第56-58页 |
| 5.2 高速采样卡测试 | 第58-64页 |
| 5.2.1 采用内部采样时钟 | 第58-62页 |
| 5.2.2 采用外部采样时钟 | 第62-64页 |
| 5.3 高速数据采集系统整机测试 | 第64-66页 |
| 5.4 本章小结 | 第66-67页 |
| 第六章 总结与展望 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-71页 |
| 攻读硕士期间取得的研究成果 | 第71页 |