10位高速异步逐次逼近型A/D转换器设计研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究的目的与意义 | 第15-16页 |
| 1.2 国内外研究进展 | 第16-17页 |
| 1.3 论文的结构安排 | 第17-19页 |
| 第二章 SAR ADC的工作原理和基本结构 | 第19-29页 |
| 2.1 SAR ADC的工作原理 | 第19-21页 |
| 2.2 SAR ADC的结构类型 | 第21-24页 |
| 2.2.1 电阻型架构的D/A转换网络 | 第21-23页 |
| 2.2.2 电容型架构的D/A转换网络 | 第23-24页 |
| 2.3 SAR ADC的性能指标 | 第24-28页 |
| 2.3.1 静态特性参数 | 第24-26页 |
| 2.3.2 动态特性参数 | 第26-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 高速SAR ADC的关键技术 | 第29-51页 |
| 3.1 采样开关 | 第30-35页 |
| 3.1.1 传统MOS开关 | 第30-33页 |
| 3.1.2 自举开关 | 第33-35页 |
| 3.2 比较器 | 第35-41页 |
| 3.2.1 比较器的类型 | 第35-39页 |
| 3.2.2 比较器的特性 | 第39-41页 |
| 3.3 DAC结构 | 第41-44页 |
| 3.3.1 传统的二进制电容D/A转换网络 | 第41-42页 |
| 3.3.2 分段式电容D/A转换网络 | 第42-43页 |
| 3.3.3 C-2C电容D/A转换网络 | 第43-44页 |
| 3.4 DAC时序 | 第44-47页 |
| 3.4.1 传统开关时序 | 第44-46页 |
| 3.4.2 VCM-based开关时序 | 第46-47页 |
| 3.5 DAC建立时间的分析 | 第47-48页 |
| 3.6 DAC能耗分析 | 第48-49页 |
| 3.7 异步时序的逻辑控制电路 | 第49-50页 |
| 3.8 本章小结 | 第50-51页 |
| 第四章 一种10位高速SAR ADC的设计 | 第51-71页 |
| 4.1 10 位SAR ADC基本结构 | 第51-52页 |
| 4.2 采样保持电路的设计和仿真 | 第52-57页 |
| 4.2.1 自举开关 | 第52-54页 |
| 4.2.2 采样开关中非理想因素的考虑 | 第54-57页 |
| 4.3 比较器的设计和非理想因素 | 第57-60页 |
| 4.3.1 比较器的设计 | 第57-58页 |
| 4.3.2 比较器的失调 | 第58-60页 |
| 4.4 异步逻辑控制电路的设计 | 第60-62页 |
| 4.5 新型时序的设计 | 第62-66页 |
| 4.6 SAR ADC的版图设计及仿真 | 第66-70页 |
| 4.6.1 仿真结果 | 第66-68页 |
| 4.6.2 版图设计 | 第68-70页 |
| 4.7 本章小结 | 第70-71页 |
| 第五章 总结与展望 | 第71-73页 |
| 5.1 工作总结 | 第71页 |
| 5.2 未来展望 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 致谢 | 第77-79页 |
| 作者简介 | 第79-80页 |
