数字预失真系统评估板开发
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 目录 | 第7-9页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 论文研究背景 | 第9-10页 |
| 1.2 预失真技术研究及硬件系统国内外研制现状 | 第10-11页 |
| 1.2.1 数字预失真的实现平台 | 第10-11页 |
| 1.3 本文的主要内容及结构安排 | 第11-13页 |
| 第二章 数字预失真技术及评估板的总体设计 | 第13-29页 |
| 2.1 数字预失真技术介绍 | 第13-15页 |
| 2.2 数字预失真硬件收发平台 | 第15-16页 |
| 2.2.1 数字预失真硬件平台环路介绍 | 第15页 |
| 2.2.2 硬件系统难点及关键问题 | 第15-16页 |
| 2.3 收发信机架构分析 | 第16-22页 |
| 2.3.1 超外差结构 | 第16-18页 |
| 2.3.2 零中频收发架构 | 第18-19页 |
| 2.3.3 数字中频结构 | 第19-20页 |
| 2.3.4 收发信机的指标分析 | 第20-22页 |
| 2.4 预失真评估板的总体框架 | 第22-27页 |
| 2.4.1 数字预失真系统框图 | 第22-23页 |
| 2.4.2 发射通道的链路介绍 | 第23-25页 |
| 2.4.3 反馈通道的链路介绍 | 第25-27页 |
| 2.4.4 数字信号链路介绍 | 第27页 |
| 2.5 本章小结 | 第27-29页 |
| 第三章 预失真开发板的系统调试 | 第29-53页 |
| 3.1 系统芯片配置介绍 | 第29-31页 |
| 3.2 时钟系统的调试 | 第31-34页 |
| 3.2.1 时钟锁相环原理 | 第31-32页 |
| 3.2.2 时钟系统设计 | 第32页 |
| 3.2.3 AD9516时钟模块性能测试 | 第32-34页 |
| 3.3 发送通道的配置与调试 | 第34-39页 |
| 3.3.1 模数转换器的介绍 | 第34-35页 |
| 3.3.2 发射通道单音信号的发送 | 第35-39页 |
| 3.4 反馈通道的配置与调试 | 第39-45页 |
| 3.4.1 ADC采样原理 | 第39-41页 |
| 3.4.2 数字下变频&IQ分离 | 第41-43页 |
| 3.4.3 AD的性能测试 | 第43-45页 |
| 3.5 关键问题的研究与解决方案 | 第45-52页 |
| 3.5.1 本振泄露和IQ不平衡 | 第45-49页 |
| 3.5.2 重构滤波器 | 第49-50页 |
| 3.5.3 数字接口的时序问题 | 第50-52页 |
| 3.6 本章小结 | 第52-53页 |
| 第四章 宽带预失真评估板的电路性能测试 | 第53-59页 |
| 4.1 发射链路性能测试 | 第53-55页 |
| 4.2 反馈通道的性能测试 | 第55-57页 |
| 4.3 预失真系统整体性能测试 | 第57-58页 |
| 4.4 本章小结 | 第58-59页 |
| 第五章 总结与展望 | 第59-61页 |
| 参考文献 | 第61-63页 |
| 致谢 | 第63页 |
