| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 图表清单 | 第10-13页 |
| 注释表 | 第13-14页 |
| 第一章 绪论 | 第14-17页 |
| ·课题的研究背景与意义 | 第14页 |
| ·课题的技术研究现状分析 | 第14-15页 |
| ·国外研究现状 | 第14-15页 |
| ·国内研究现状 | 第15页 |
| ·本文的研究工作及内容安排 | 第15-17页 |
| ·本文的研究工作 | 第15-16页 |
| ·论文的内容安排 | 第16-17页 |
| 第二章 可重构阵列故障测试与容错技术分析 | 第17-27页 |
| ·可重构阵列的故障类型与测试机制 | 第17-19页 |
| ·故障模型 | 第17-18页 |
| ·故障测试机制 | 第18-19页 |
| ·可重构阵列容错技术简介 | 第19-26页 |
| ·硬件冗余容错技术 | 第20-21页 |
| ·用于可重构阵列的重布局布线容错技术 | 第21-26页 |
| ·针对瞬态故障的周期性擦拭技术 | 第26页 |
| ·本章小结 | 第26-27页 |
| 第三章 一种具有自测试与容错能力的可重构阵列体系结构设计 | 第27-47页 |
| ·引言 | 第27页 |
| ·可重构阵列的整体结构模型 | 第27-29页 |
| ·互联结构 | 第27-28页 |
| ·开关块结构 | 第28-29页 |
| ·细胞单元与换向块的互联方式 | 第29页 |
| ·可重构阵列的细胞单元 | 第29-39页 |
| ·可配置逻辑层 | 第30-34页 |
| ·检测层 | 第34-35页 |
| ·ID 识别与配置层 | 第35-36页 |
| ·布线层 | 第36-39页 |
| ·外部线网信息存储单元 | 第39-40页 |
| ·内建容错处理单元 | 第40-46页 |
| ·状态流程切换控制器 | 第42-43页 |
| ·线网动作控制器 | 第43-44页 |
| ·计数器组 | 第44页 |
| ·内建容错处理单元调用外部线网信息存储单元验证 | 第44-46页 |
| ·本章小结 | 第46-47页 |
| 第四章 可重构阵列内建自测试与容错方法研究 | 第47-62页 |
| ·引言 | 第47页 |
| ·可重构阵列细胞单元的内建自测试方法 | 第47-53页 |
| ·在线循环自测试方法 | 第47-51页 |
| ·细胞单元在线循环自测试仿真验证 | 第51-53页 |
| ·可重构阵列的容错方法 | 第53-61页 |
| ·可重构阵列细胞单元的内部容错 | 第53-59页 |
| ·可重构阵列的第二层容错 | 第59-61页 |
| ·本章小结 | 第61-62页 |
| 第五章 应用实例与实验结果分析 | 第62-76页 |
| ·电路验证平台和设计流程 | 第62-64页 |
| ·电路的验证平台 | 第62-64页 |
| ·电路的设计流程 | 第64页 |
| ·六位并行乘法器 | 第64-67页 |
| ·电路设计 | 第64-65页 |
| ·实验分析 | 第65-67页 |
| ·六位并入串出移位寄存器 | 第67-71页 |
| ·电路设计 | 第67-68页 |
| ·实验分析 | 第68-71页 |
| ·实验验证 | 第71-72页 |
| ·实验结论 | 第72-73页 |
| ·性能分析 | 第73-75页 |
| ·容错能力 | 第73页 |
| ·资源利用率 | 第73-74页 |
| ·容错时间 | 第74-75页 |
| ·布线时间 | 第75页 |
| ·本章小结 | 第75-76页 |
| 第六章 总结与展望 | 第76-77页 |
| ·研究工作总结 | 第76页 |
| ·后续研究建议 | 第76-77页 |
| 参考文献 | 第77-82页 |
| 致谢 | 第82-83页 |
| 在学期间的研究成果及发表的学术论文 | 第83页 |