基于32位RISC CPU内核的CAN控制器设计与验证
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 研究背景与意义 | 第16-17页 |
| 1.2 国内外发展现状 | 第17-19页 |
| 1.3 本文研究内容 | 第19-22页 |
| 第二章 片内CAN控制器相关技术分析 | 第22-30页 |
| 2.1 Wishbone片上总线互联类型 | 第22-23页 |
| 2.2 MIPS指令格式 | 第23-24页 |
| 2.3 CAN协议分析 | 第24-29页 |
| 2.3.1 帧类型及结构 | 第24-28页 |
| 2.3.2 错误管理与错误界定 | 第28-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 CAN控制器设计 | 第30-50页 |
| 3.1 CAN控制器总体方案设计 | 第30-31页 |
| 3.2 接口管理设计 | 第31-34页 |
| 3.2.1 Wishbone接口设计 | 第31-33页 |
| 3.2.2 寄存器组设计 | 第33-34页 |
| 3.3 收发缓冲单元设计 | 第34-36页 |
| 3.3.1 接收FIFO设计 | 第34-35页 |
| 3.3.2 发送缓冲器设计 | 第35-36页 |
| 3.4 位时序设计 | 第36-39页 |
| 3.4.1 位定时设计 | 第36-37页 |
| 3.4.2 采样点设计 | 第37-38页 |
| 3.4.3 位同步设计 | 第38-39页 |
| 3.5 位流处理器设计 | 第39-44页 |
| 3.5.1 位填充设计 | 第39-40页 |
| 3.5.2 CRC校验模块设计 | 第40-41页 |
| 3.5.3 接收控制逻辑设计 | 第41-43页 |
| 3.5.4 发送控制逻辑设计 | 第43-44页 |
| 3.6 验收滤波单元设计 | 第44-47页 |
| 3.6.1 单滤波模式设计 | 第45-46页 |
| 3.6.2 双滤波模式设计 | 第46-47页 |
| 3.7 错误管理逻辑设计 | 第47-48页 |
| 3.7.1 位错误 | 第47页 |
| 3.7.2 填充错误 | 第47页 |
| 3.7.3 CRC错误 | 第47页 |
| 3.7.4 格式错误 | 第47-48页 |
| 3.7.5 ACK错误 | 第48页 |
| 3.8 本章小结 | 第48-50页 |
| 第四章 基于IP核复用的SoC实现 | 第50-64页 |
| 4.1 基于IP复用的SoC系统方案 | 第50-51页 |
| 4.2 MIPS工作环境搭建 | 第51-56页 |
| 4.2.1 MIPSWishbone接口设计 | 第51-54页 |
| 4.2.2 MIPS交叉编译环境建立 | 第54-56页 |
| 4.3 Wishbone总线互联 | 第56-58页 |
| 4.4 存储器设计 | 第58-61页 |
| 4.4.1 指令存储器设计 | 第58-59页 |
| 4.4.2 数据存储器设计 | 第59-60页 |
| 4.4.3 仿真波形 | 第60-61页 |
| 4.5 UART模块 | 第61-63页 |
| 4.5.1 UART数据传输 | 第61-62页 |
| 4.5.2 UART电路 | 第62-63页 |
| 4.5.3 仿真验证 | 第63页 |
| 4.6 本章小结 | 第63-64页 |
| 第五章 CAN控制器功能仿真与FPGA验证 | 第64-84页 |
| 5.1 功能仿真 | 第64-73页 |
| 5.1.1 验证环境 | 第64页 |
| 5.1.2 验证平台 | 第64-66页 |
| 5.1.3 验证结果分析 | 第66-73页 |
| 5.2 CAN控制器的FPGA验证 | 第73-82页 |
| 5.2.1 FPGA存储修改 | 第73-76页 |
| 5.2.2 FPGA验证平台 | 第76-77页 |
| 5.2.3 系统软件设计 | 第77-79页 |
| 5.2.4 验证结果 | 第79-82页 |
| 5.3 本章小节 | 第82-84页 |
| 第六章 总结与展望 | 第84-86页 |
| 6.1 总结 | 第84页 |
| 6.2 展望 | 第84-86页 |
| 参考文献 | 第86-90页 |
| 致谢 | 第90-92页 |
| 作者简介 | 第92-93页 |
