基于三阶锁相环频率合成技术的时钟源设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 1 绪论 | 第8-15页 |
| 1.1 研究背景及意义 | 第8-9页 |
| 1.2 频率合成技术的研究历史与发展现状 | 第9-14页 |
| 1.2.1 频率合成技术的研究历史 | 第9-10页 |
| 1.2.2 国内外研究现状 | 第10-14页 |
| 1.3 论文内容和章节安排 | 第14-15页 |
| 2 锁相环原理 | 第15-26页 |
| 2.1 锁相环的组成及工作原理 | 第15-24页 |
| 2.1.1 鉴频鉴相器 | 第15-17页 |
| 2.1.2 电荷泵 | 第17-18页 |
| 2.1.3 环路滤波器 | 第18-20页 |
| 2.1.4 压控振荡器 | 第20-22页 |
| 2.1.5 分频器 | 第22-24页 |
| 2.2 锁相环路的性能指标 | 第24页 |
| 2.3 时钟源技术指标 | 第24-25页 |
| 2.4 本章小结 | 第25-26页 |
| 3 时钟源关键技术分析 | 第26-39页 |
| 3.1 分辨率实现 | 第26-29页 |
| 3.2 相位噪声的抑制 | 第29-38页 |
| 3.2.1 相位噪声的隔离 | 第31-33页 |
| 3.2.2 高鉴相频率的相噪控制 | 第33-35页 |
| 3.2.3 小数分频引入的杂散控制 | 第35-38页 |
| 3.3 本章小结 | 第38-39页 |
| 4 时钟源硬件电路设计 | 第39-56页 |
| 4.1 两级小数分频锁相环设计 | 第40-45页 |
| 4.1.1 锁相环芯片选型 | 第40-41页 |
| 4.1.2 ADF4356外围电路设计 | 第41-44页 |
| 4.1.3 电源芯片的选型 | 第44-45页 |
| 4.2 锁相环滤波器的设计 | 第45-49页 |
| 4.2.1 鉴频鉴相器电路设计 | 第45-46页 |
| 4.2.2 环路滤波器设计 | 第46-48页 |
| 4.2.3 VCXO选型 | 第48-49页 |
| 4.3 同步并串转换分频器设计 | 第49-50页 |
| 4.4 数据通信接口设计 | 第50-53页 |
| 4.4.1 USB接口电路设计 | 第50-51页 |
| 4.4.2 USB Slave FIFO模式接口 | 第51-53页 |
| 4.5 输出接口设计 | 第53-55页 |
| 4.6 本章小结 | 第55-56页 |
| 5 时钟源测试及分析 | 第56-65页 |
| 5.1 同步分频器逻辑电路仿真 | 第56-57页 |
| 5.2 测试平台搭建 | 第57页 |
| 5.3 系统输出频率测试 | 第57-61页 |
| 5.4 系统相位噪声测试 | 第61-64页 |
| 5.5 本章小结 | 第64-65页 |
| 6 总结与展望 | 第65-67页 |
| 6.1 总结 | 第65页 |
| 6.2 展望 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 攻读硕士学位期间发表的论文及取得的研究成果 | 第71-72页 |
| 致谢 | 第72-73页 |
